[发明专利]碳化硅半导体器件

说明书

技术领域

本发明涉及一种碳化硅半导体器件，尤其涉及一种提供有沟槽的碳化硅半导体器件。

背景技术

在广泛用于功率半导体器件的Si(硅)MOSFET(金属氧化物半导体场效应晶体管)中，确定击穿电压的主要因素是形成击穿电压保持区的漂移层能够经受住的电场强度的上限。在施加不低于约0.3MV/cm的电场的部分处，由Si制成的漂移层会损坏。因此，在MOSFET的整个漂移层中，必须将电场强度抑制为小于预定值。最简单的方法是降低漂移层的杂质浓度和增加该层的厚度。然而，这种方法会不利地提高MOSFET的导通电阻。即，存在导通电阻和击穿电压之间的权衡关系。

考虑到由Si的物理特性值得到的理论极限，日本专利公开No.9-191109(PTD 1)描述了关于常规Si MOSFET的导通电阻和击穿电压之间的权衡关系。然后，为了克服该权衡关系，公开了在漏电极上的n型衬底上的n基层中增加下p型嵌入层和上p型嵌入层。下p型嵌入层和上p型嵌入层将n基层分成了厚度彼此相等的下部分、中部分和上部分。根据该文献，将等分的电压施加到三个部分，每部分的最大电场保持在限制电场强度或限制电场强度以下。

引用列表

专利文献

PTD 1：日本专利公开No.9-191109

发明内容

技术问题

作为大大改善上述权衡关系的方法，近年来，积极地讨论了使用SiC(碳化硅)代替Si。与Si不同，SiC是一种能充分承受不低于0.4MV/cm的电场强度的材料。

在施加这种高电场的情况下，在MOSFET结构的特定位置处由电场集中引起的击穿引起了问题。例如，在沟槽结构的MOSFET的情况下，在沟槽的底部处，尤其是在沟槽的角部处，由栅绝缘膜的电场集中引起的栅绝缘膜的击穿现象，是确定击穿电压的主要因素。因此，确定Si半导体器件和SiC半导体器件之间的击穿电压的因素是不同的。因此，如果将考虑假定使用Si的上述文献中的技术，简单地应用于改善SiC半导体器件的击穿电压，则不能通过充分使用SiC的物理特性的优势实现击穿电压的改善。

包括在碳化硅半导体器件中的碳化硅衬底包括位错，诸如螺型位错。当在包括位错的碳化硅衬底中形成沟槽时，在沟槽的角部处栅绝缘膜的品质或厚度的变化会变得显著，因此，极少可能损坏的栅绝缘膜的部分和可能损坏的栅绝缘膜的部分之间的差异变得更大。因此，降低了碳化硅半导体器件的击穿电压。

为了解决如上所述的问题，做出了本发明，且本发明的目的是提供一种能实现抑制击穿电压降低的碳化硅半导体器件。

问题的解决方案

本发明人对抑制碳化硅半导体器件的击穿电压降低的方法进行了专门的研究，并发现，通过在沟槽的底部周围的、与经过沟槽的角部的并与碳化硅晶体的<0001>方向(即，c轴方向)平行的线相交的位置处提供p型区(第二导电类型区)，能够有效缓和沟槽的角部处的电场。因此，能够抑制碳化硅半导体器件的击穿电压的降低。

根据本发明的碳化硅半导体器件包括碳化硅层。该碳化硅层具有第一主表面和与第一主表面相反的第二主表面。该碳化硅层包括形成第一主表面的并具有第一导电类型的第一层，提供在第一层上的并具有不同于第一导电类型的第二导电类型的第二层，提供在第二层上的与第一层隔开的、以及形成第二主表面并具有第一导电类型的第三层。碳化硅层的第二主表面提供有沟槽。

沟槽具有经过第三层和第二层到达第一层的侧壁表面和位于第一层中的底部。在横截面图中，侧壁表面具有彼此相对的第一侧壁表面和第二侧壁表面。在横截面图中，沟槽还具有作为第一侧壁表面和底部之间的交点的第一角部，和作为第二侧壁表面和底部之间的交点的第二角部。第一层具有相对于底部位于第一主表面的侧上的、并具有第二导电类型的第二导电类型区。

在横截面图中，第二导电类型区被布置成，与经过第一角部和第二角部中的任意角部的，并与形成碳化硅层的碳化硅晶体的<0001>方向平行的线相交。通过SP除以ST计算出的比率为不低于20％且不高于130％，其中在平面图中ST表示第一层和第二层之间的交界面中的沟槽的总面积，SP表示第二导电类型区的总面积。

附图说明

如上所述，根据本发明，能够抑制碳化硅半导体器件的击穿电压的降低。

图1是示意示出根据本发明第一实施例的碳化硅半导体器件的结构的部分横截面图。

图2是示意示出根据本发明一个实施例的碳化硅半导体器件的变形结构的部分横截面图。