[发明专利]半导体器件和制造半导体器件的方法

权利要求书

1.一种制造多个扇出晶片级封装体(FOWLP)的方法，所述方法包括：

提供由密封材料形成的包括被切道分开的多个半导体芯片的嵌入式芯片板；

通过电镀工艺形成平坦的导电层，所述平坦的导电层包括：

设置在所述切道中的平坦的总线，和

形成在所述平坦的总线的整体的相同水平的平坦的再分配层(RDL)，所述平坦的再分配层联接到所述多个半导体芯片的每个和所述平坦的总线；

在所述平坦的导电层和所述嵌入式芯片板的上方形成绝缘层，所述绝缘层包括设置在所述多个半导体芯片的每个的占地面积的外面所述平坦的导电层的上方的开口；

通过将所述平坦的导电层用作电镀工艺期间的基层，在所述绝缘层中的所述开口中形成互连结构；以及

在形成所述互连结构之后经由所述切道切割所述嵌入式芯片板，其中切割移除所述平坦的总线的至少一部分并且形成多个扇出晶片级封装体，其中所述多个扇出晶片级封装体的每个包括所述平坦的再分配层的一部分，该部分垂直地设置在其中一个所述多个半导体裸芯的接触垫和其中一个互连结构之间。

2.根据权利要求1所述的方法，还包括通过以下方法形成嵌入式芯片板：

提供载体；

将所述多个半导体芯片安装在所述载体的上方；以及

围绕所述多个半导体芯片的每者以及围绕多个铜柱设置密封材料，其中所述多个半导体芯片的每者联接到来自所述多个铜柱的至少一个铜柱。

3.根据权利要求1所述的方法，还包括：

形成具有第一厚度的所述平坦的导电层；以及

形成具有大于所述第一厚度的第二厚度的所述互连结构。

4.根据权利要求1所述的方法，还包括形成具有小于或等于0.6毫米的厚度的所述FOWLP。

5.根据权利要求1所述的方法，还包括使用电镀夹具或盖板形成所述互连结构。

6.根据权利要求1所述的方法，还包括使用自适应图案化形成所述平坦的导电层，以将所述平坦的导电层与所述多个半导体芯片的真实位置对准。

7.一种制造多个扇出晶片级封装(FOWLP)的方法，所述方法包括：

提供由密封材料形成的包括被切道分开的多个半导体芯片的嵌入式芯片板；

在所述嵌入式芯片板的上方形成从所述多个半导体芯片的每个延伸到所述切道的平坦的导电层，所述平坦的导电层包括：

总线，和

形成在所述总线的相同水平的再分配层；

在所述平坦的导电层和所述嵌入式芯片板的上方形成绝缘层，以包括设置在所述多个半导体芯片的每个的占地面积的外面所述平坦的导电层的上方的开口；

通过将所述平坦的导电层用作电镀工艺期间的基层，在所述绝缘层中的开口中形成互连结构；以及

经由所述切道切割所述嵌入式芯片板以移除所述切道中的所述平坦的导电层的一部分并形成多个扇出晶片级封装，其中所述多个扇出晶片级封装的每个包括所述再分配层的一部分，该部分垂直地设置在其中一个所述多个半导体裸芯的接触垫和其中一个互连结构之间。

8.根据权利要求7所述的方法，还包括在所述平坦的导电层上形成接地焊盘，所述接地焊盘在所述半导体器件的外表面处暴露，并且至少部分地与其中一个所述多个半导体芯片重叠。

9.根据权利要求7所述的方法，还包括：

在所述嵌入式芯片板的上方形成导电种子层；

在所述嵌入式芯片板上的所述导电种子层的上方将所述平坦的导电层形成为导电图案层，所述导电图案层从所述多个半导体芯片的每个延伸到所述切道中；以及

从所述嵌入式芯片板移除暴露的所述导电种子层。

10.根据权利要求7所述的方法，还包括形成设置在所述多个半导体芯片的每个与所述平坦的导电层之间的铜柱。

11.根据权利要求7所述的方法，还包括使用电镀夹具或盖板形成所述互连结构。