[发明专利]SRAM单元

权利要求书

1.一种存储器单位，包括：

a)多个存储器单元组(40)，每个存储器单元组(40)包括多个存储器单元(20)，每个存储器单元(20)通过相应的第一和第二访问晶体管(26a,26b)可操作地连接至第一本地位线(40a)和第二本地位线(40b)，每个存储器单元(20)与被配置为控制所述存储器单元的第一和第二访问晶体管(26a,26b)的字线(28)相关联；

b)每个存储器单元组(40)的第一和第二本地位线(40a,40b)通过相应的第一和第二组访问开关(13a,13b)可操作地连接至相应的第一和第二列位线(11,12)，所述第一组访问开关(13a)被配置为由所述第二列位线(12)控制，所述第二组访问开关(13b)被配置为由所述第一列位线(11)控制，其中，所述第一组访问开关(13a,13b)包括具有低电压关闭状态和高电压开启状态的活动位线启动的NMOS装置，以及所述第一和第二访问晶体管(26a,26b)包括NMOS装置。

2.根据权利要求1所述的存储器单位，其中，每个存储器单元组(40)包括奇数个的多个存储器单元(20)。

3.根据权利要求1或2所述的存储器单位，其中，所述存储器单位包括具有五个存储器单元的第一存储器单元组(401)和具有三个存储器单元的相邻的第二存储器单元组(402)。

4.根据权利要求1或2所述的存储器单位，其中，所述多个存储器单元组(40)被配置成相邻的存储器单元组的对，每个对包括具有五个存储器单元的第一存储器单元组(401)和具有三个存储器单元的第二存储器单元组(402)。

5.根据权利要求1或2所述的存储器单位，其中，每个存储器单元(20)包括具有相应的第一和第二存储访问节点(23,24)的一对交叉耦合的反相器(21a,21b,22a,22b)、可操作地连接至所述第一存储节点(23)的第一访问晶体管(26a)、以及可操作地连接至所述第二存储节点(24)的第二访问晶体管(26b)。

6.根据权利要求1或2所述的存储器单位，其中，针对每个存储器单元组(40)，所述第一本地位线(40a)经由相应存储器单元的第一访问晶体管(26a)可操作地连接至所述组中的每个存储器单元(20)的第一存储节点(23)，以及所述第二本地位线(40b)经由相应存储器单元的第二访问晶体管(26b)可操作地连接至所述组中的每个存储器单元(20)的第二存储节点(24)。

7.根据权利要求1或2所述的存储器单位，其中，与存储器单元(20)相关联的字线(28)连接至所述存储器单元的第一访问晶体管(26a)上的栅极和所述存储器单元的第二访问晶体管(26b)上的栅极。

8.根据权利要求1或2所述的存储器单位，其中，针对每个存储器单元组(40)，所述第一组访问开关(13a)连接在所述第一本地位线(40a)和所述第一列位线(11)之间并且被配置为由所述第二列位线(12)控制，以及所述第二组访问开关(13b)连接在所述第二本地位线(40b)和所述第二列位线(12)之间并且被配置为由所述第一列位线(11)控制。

9.根据权利要求1或2所述的存储器单位，还包括感测放大器(60)，所述感测放大器(60)包括差分输入对(60a)，所述差分输入对(60a)被配置为由所述第一列位线(11)和所述第二列位线(12)控制。

10.根据权利要求9所述的存储器单位，其中，所述差分输入对(60a)包括第一和第二输入晶体管(60b,60c)，所述第一列位线(11)被配置为控制所述第一输入晶体管(60b)，以及所述第二列位线(12)被配置为控制所述第二输入晶体管(60c)。

11.根据权利要求1或2所述的存储器单位，其中，所述存储器单位包括多个列，每个列具有第一列位线(11)和第二列位线(12)，所述多个存储器单元组(40)中的每一个设置在所述多个列中的一个内。

12.根据权利要求1或2所述的存储器单位，其中，每个存储器单元(20)包括单一字线(28)。

13.根据权利要求1或2所述的存储器单位，其中，针对每个存储器单元组，所述第一组访问开关(13a)包括具有连接至所述第二列位线(12)的栅极(13ag)的晶体管。