[实用新型]音码产品及音码通信信道电路有效

专利信息
申请号: 201420778213.2 申请日: 2014-12-10
公开(公告)号: CN204423355U 公开(公告)日: 2015-06-24
发明(设计)人: 李东声 申请(专利权)人: 天地融科技股份有限公司
主分类号: G06F3/16 分类号: G06F3/16
代理公司: 代理人:
地址: 100083 北京*** 国省代码: 北京;11
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摘要:
搜索关键词: 产品 通信 信道 电路
【说明书】:

技术领域

实用新型涉及一种电子技术领域,尤其涉及一种音码产品及音码通信信道电路。

背景技术

目前音频接头分为三段式音频接头和四段式音频接头,其中,四段式音频接头又分为国标四段式接头和美标四段式接头。国标四段式接头的管脚(也可以称为接口)1为左声道管脚,管脚2为右声道管脚,管脚3为麦克管脚,管脚4为地管脚,而美标四段式接口的管脚设置方式则不同,其中,管脚1为左声道管脚(也可以称为左声道接口),管脚2为右声道管脚(也可以称为右声道接口),管脚3为对地(GND)管脚(也可以称为GND接口),管脚4为麦克(MIC)管脚(也可以称为MIC接口)。以国标四段式的耳机插头为例,左声道喇叭第一端与管脚1连接,其第二端与管脚4连接;右声道喇叭第一端与管脚2连接,其第二端与管脚4连接;麦克第一端与管脚3连接,第二端与管脚4连接。音码产品一般采用四段式音频接头,通过其中的MIC管脚向插入的主机输出音码信号,其中,音码产品中通过MIC管脚向插入的主机输出音码信号的通信叫做音码通信信道。图1为相关技术中的一种音码产品的音码通信信道的电路结构图。如图1所示,在相关技术中,为了使音码产品能够兼容国标和美标两种耳机,在音码产品的与管脚3和管脚4对应的两个通道的结构完全相同,即都相当于设置有一个等效电阻(即图1中的R1和R2),该等效电阻通过电容器与管脚3或管脚4连接,即音码产品的音码通信信道的输出端通过一个电容器(即图1中的C1和C2)与管脚3或管脚4连接。当音码产品插入到主机后,开关S2在GFIO(General-Function Input/Output Ports,通用I/O端口)输入的电平的作用下,将与主机的GND接口对应的管脚(假设为管脚3)接地,从音码产品到主机的上行输入音码信号(AUpload1)通过两个通路(EP_PIN3和EP_PIN4)的输出端再分别电容器C1和C2到达音频接口的管脚3和管脚4,然后通过与主机的MIC接口连接的管脚(图1中示出的为管脚4)输出到主机,EP_PIN3和EP_PIN4上分别串接一个大阻值(一般为27千欧)的电子元件(图1中示出的为电子元件的等效电阻R1和R2),在音码产品接头(EarphonePlus)插入到主机(例如,电脑或移动终端)后,主机对连接在EP_PIN3与EP_PIN4之间的识别电路Rmic进行识别,实现对耳机是否匹配的检测。

在相关技术中,音码产品一般采用频移键控编码(Frequency-shift keying,FSK)数据,在音码产品与主机进行数据交互时,主机接入前后,音码产品输出电压的变化幅值会影响音码产品到主机的信号质量,变化幅值越大,通信质量越差。在图1所示的电路结构中,音码通信信道的输出端通过电容(C2)连接到管脚4,在音码产品插入到主机后,与主机MIC连接的音码通信信道上,识别电路与接入的主机并联后与R2串联,由于R2和识别电路的阻值都很大,因此,主机接入后,从音码产品到主机的信号幅值由主机接入到音码产品的等效电阻阻值决定,该等效电阻阻值越大的主机对应的信号幅值越大,该等效电阻阻值越小的主机对应的信号幅值越小。而在实际应用中,主机的类型多种多样,有的主机接入音码产品的等效电阻阻值低,有的主机接入音码产品的等效电阻阻值高,从而使得从音码产品到主机的信号幅值不可控,并且,对于接入音码产品的等效电阻阻值过于低或过高的主机,从音码产品到主机的信号幅值太小或太大,可能超出了主机的识别范围,从而限定了音码产品兼容的主机的范围。

实用新型内容

为了解决从音码产品到主机的信号幅值不可控的问题,本实用新型提供了一种音码产品及音码通信信道电路。

根据本实用新型的一个方面,提供了一种音码通信信道电路。该音码通信信道电路包括:音频接头、识别电路、第一音码通信信道及第二音码通信信道,其中,第一音码通信信道的输出端通过第一电容器与音频接头的第一管脚和第二管脚中的管脚之一连接,第二音码通信信道的输出端通过第二电容器与音频接头的第一管脚和第二管脚中的另一管脚连接,识别电路的第一端与第一管脚和第二管脚中的管脚之一连接,识别电路的第二端与第一管脚和第二管脚中的另一管脚连接,音码通信信道电路还包括:第一端与第一音码通信信道的输出端连接、第二端接地的第一下拉电阻,以及第一端与第二音码通信信道的输出端连接、第二端接地的第二下拉电阻,其中,第一下拉电阻和第二下拉电阻的阻值在预设范围内。

可选地,第一下拉电阻包括多个串联和/或并联的电阻;第二下拉电阻包括多个串联和/或并联的电阻。

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