[实用新型]具有阱单元行和阱连接单元行的半导体芯片

说明书

技术领域

本实用新型涉及集成电路的数字电路后端设计，特别涉及具有阱单元行和阱连接(well-tap)单元行的半导体芯片。

背景技术

随着IC工艺的不断发展，集成电路的线条尺寸不断缩小，封装密度和集成度越来越高，产生闩锁效应(Latch up)的可能性会越来越大。在CMOS芯片中,在电源POW(VDD)和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路,它的存在会使VDD和GND之间产生大电流，足以对晶片造成不可恢复的损伤，这就产生了Latch up。

Well-tap单元作为一些工艺中的物理性填补单元，用来限制电源或地连接关系到阱底层之间的阻力。well-tap单元被设置在预置的地方后，布局命令就不能再移动它们。

现在传统的做法是对芯片中多行阱单元行中的每一行(row)都加well-tap单元以满足latch up的要求，在每一行的well-tap单元的功能覆盖距离为latch-up检查的最小距离要求，同时能够给n阱和p衬底充分供电。比如30um为latch-up检查的最小距离要求，那么每两个well-tap单元的最小距离就为60um。上述“行”是指后端工具所划分的阱单元行。

现有技术中，半导体芯片的每一行都需要布置well tap单元，因此，不论行数是奇数或者偶数，都满足第一行和最后一行的阱单元行的电源或地能够供电的需求，图1示意性的显示了现有技术的半导体芯片的well tap单元的行数为3时的well taps布置图，其中：第1行和第3行的well tap的布置位置相同，均在所在行的中心各布置1个，第2行的2个well-tap单元对称设置在行中心的两侧，上述可见，当阱单元行的行数为奇数3时，现有技术半导体芯片中的well-tap单元的总数量为4。

图2示意性的显示了现有技术的半导体芯片的well tap单元的行数为4时的well taps布置图，其中：第1、3行的well tap的布置位置相同，均在所在行的中心布置1个，第2、4行的2个well-tap单元对称设置在行中心的两侧，第1、2行和第3、4行在阱结构中隔行交错布置。

由图2可见，当well tap单元行的行数为偶数4时，现有技术半导体芯片中的well-tap单元的总数量为6。

后端工具通常会将芯片划分成一行一行的，每行距离相同，布局过程其实就是将相同距离的功能单元按一定的规则摆放到这一行一行中。这种做法就是well-tap单元加得比较多，一定程度影响了芯片的时序优化，没有达到最优化的处理。

实用新型内容

针对现有技术存在的各种缺陷，本实用新型解决的问题是：在满足数字电路后端设计中满足latch up和供电的前提下尽量少well-tap单元数目达到节约设计资源的问题，达到最优化处理。

根据本实用新型的一个方面，提供了一种具有阱单元行和阱连接单元行的半导体芯片，包括：多个阱单元行；隔行布置在所述多个阱单元行中的多个阱连接单元行；其中，所述多个阱连接单元行中的每一行的相邻阱连接单元之间的距离布置成：使得每个阱连接单元行中的阱连接单元以防闩锁效应的最小安全距离为半径形成的覆盖区的叠加足以覆盖全部的所述多个阱单元行。

在一些实施方式中，其中所述多个阱单元行的行数为奇数，所述阱连接单元在所述多个阱单元行中采取逢奇布置，所述逢奇布置为：从所述多个阱单元行的第一行开始，在各个奇数行中进行布置。采用逢奇布置的方式，减少了well-tap单元数量，节省了芯片加工的成本，优化了芯片电路的时序。

在一些实施方式中，其中所述每个阱连接单元具有相同的防闩锁效应的最小安全距离，根据所述防闩锁效应的最小安全距离及阱单元行之间的行间距离确定所述多个阱连接单元行中的每一行中的相邻阱连接单元之间的距离，所述距离满足公式：其中：

L为每一行中的相邻阱连接单元之间的距离；

S为防闩锁效应的最小安全距离；

H为阱单元行的行间距离。

由此，通过精心设计得到的相邻阱连接单元之间的距离限定为长度L，确保了在版图设计时可以更加精确合理的制定芯片的制造工艺，提供了芯片产品质量的可靠性和稳定性。