[实用新型]一种适用于有限IO资源的FPGA的AES加解密电路

说明书

技术领域

本实用新型涉及通信领域，尤其是涉及一种适用于有限IO资源的FPGA的AES加解密电路。

背景技术

随着物联网的发展，射频通信逐渐成为一种常见的信息交换方式。伴随着现代化的发展，这种信息交换方式的安全性越为越受到各方面的威胁，因此有必要对物联网框架下的射频通信方式进行信息加密保护。信息加密技术是保障信息安全的核心技术。在物联网通信链路系统中主要采用的是传输加密。信息加密算法有很多种，目前在数据通信使用最普遍的算法有AES算法。AES加密算法即密码学中的高级加密标准(Advanced Encryption Standard，AES)，又称Rijindael加密法，是美国联邦政府采用的一种区块加密标准。

AES加密过程是在一个4X4的字节矩阵上运行，这个矩阵又称为“体(state)”，其初值就是一个明文区块(矩阵中一个元素大小就是区块中的一个Byte)。加密时，各轮AES加循环(除最后一轮处)均包含四个步骤：AddRoundKey，SubBytes，ShiftRows，MixColums。

AddRoundKey：此步骤中，回合密钥将与原矩阵合并。在每次的加密循环中，都会产生一把回合密钥(通过Rijndael密钥生成方案产生)，这把密钥大小会跟原矩阵一样，以与原矩阵中每个对应字节异或加法，在初始化的第一个回合中，State每个状态中的字节与对应Cipher Key的字节做异或(⊕)运算，生成的结果做为新的State，在后续的回合中State只与该回合中的Round Key做异或运算。

SubBytes：此步骤中，矩阵中的各个字节通过一个固定的S-BOX按公式2进行转换，即以State中16进制数为脚标去查S-BOX中值，结果替换原State中的值。

ShiftRows：此步骤是对State的每一行进行左循环移位，移位次数与所在行n(0≤n≤3)有关，第n行移位n次。

MixColums：每一个起先的四个字节通过线性变换互相结合。每一直行的四个元素分别当作1，x，x²，x³的系数，合并即为GF(2⁸)中的一个多项式，接着将此多项式和一个固定的多项式c(x)＝3x²+x²+x+2在modulox⁴+1下相乘。

在现有技术条件下使用FPGA实现AES加密和解密的过程中，需要使用大量的IO引脚资源，一方面会使器件成本大大提高，另一方面当FPGA的数据引脚有限时，因AES加密和解密所需的引脚数目很多，不能满足AES加密和解密的需求。

实用新型内容

本实用新型的目的就是为了克服上述现有技术存在的缺陷而提供一种节省IO资源、程序可移植性强的适用于有限IO资源的FPGA的AES加解密电路。

本实用新型的目的可以通过以下技术方案来实现：

一种适用于有限IO资源的FPGA的AES加解密电路，包括FPGA芯片、数据管理模块和数据处理模块，所述的数据处理模块包括输入缓冲区、加密单元、解密单元和输出缓冲区和命令处理单元，所述的加密单元和解密单元分别与输入缓冲区和输出缓冲区连接，所述的输入缓冲区、输出缓冲区和命令处理单元分别与FPGA芯片的数据引脚连接，所述的数据管理模块与FPGA芯片连接。

所述的数据管理模块包括数据类型管理器和状态管理器，所述的数据类型管理器输入端与FPGA芯片的地址引脚连接，第一输出端分别通过与FPGA芯片的读、写使能信号相与取反后，再分别与输入缓冲区和输出缓冲区连接，第二输出端分别与FPGA芯片的读、写使能信号相与取反后，再分别与命令处理单元和状态管理器连接，所述的状态管理器的输出端和命令处理单元的输出端共同输出状态信号到FPGA芯片。

所述的FPGA通过复位引脚分别与输入缓冲区、加密单元、解密单元和输出缓冲区和命令处理单元连接。

所述的FPGA通过时钟引脚和锁相环分别与输入缓冲区、加密单元、解密单元和输出缓冲区和命令处理单元连接。

所述的数据引脚为8位数据引脚。

所述的加密单元内嵌有AES加密算法的逻辑电路，所述的解密单元内嵌有AES解密算法的逻辑电路。

与现有技术相比，本实用新型具有以下优点：

一、节省IO资源，相比于其他的AES加密结构，本实用新型能够节省75％的IO资源，大大提升了IO资源的利用率，复用通道数可自由配置。

二、程序可移植性强，适合大部分FPGA开发平台。