[实用新型]一种基于FPGA专用逻辑资源实现TDC的装置

说明书

技术领域

本实用新型涉及高能物理学研究、核医学成像、遥感成像、激光或超声波测距等技术领域，具体涉及物理信号事件发生时刻测量的实现方法。

背景技术

高精度时间测量在高能粒子物理研究、定位与测距、航天遥感成像、核医学成像乃至物质成分检测等领域均有着广泛的应用。在日常生活中，时间的概念精确到毫秒就已经完全满足需求。但对于上述需要高精度时间测量的领域，时间测量作为一种重要的测量参数甚至是探测手段，其精度要求己经达到亚纳秒至皮秒量级。

时间测量实现的主要途径则是TDC（Time to Digital Conversion，时间-数字变换器）技术。绝对的时间信息对实际测量系统而言一般没有意义，TDC技术将一对物理事件的发生时刻（如γ光子“飞行”一段路径的起点时刻和终点时刻、光波或声波的发射时刻与反射接收时刻）的时间间隔量化为数字信号，用以准确度量两个事件的发生时刻的时间间隔。

TDC技术依靠电子学电路来实现，实现方式有模拟、数字和数模混合等几种。基于模拟技术的TDC电路由于易受外界噪声、温度和电压波动的干扰，限制了其发展和大规模应用。因此，目前TDC技术的发展方向是以CMOS工艺数字电路为基础的数字型高精度TDC。

当需要在实际系统中使用数字TDC电路时，有两种基本的途径：使用商品化的通用ASIC芯片，或者利用FPGA（现场可编程门阵列）自己开发定制。

采用通用TDC芯片的优势是：作为工业化生产的ASIC产品，TDC芯片集成度高、功能完善、产品质量有保证、使用者不需要了解TDC的内部实现细节。但另一方面，商品化TDC芯片使用时存在如下问题：                                               单片无法满足同时需要多通道TDC（如8通道以上）的应用；控制接口复杂，需要配合FPGA逻辑才能实现芯片的配置和测量结果的读出；非即时型读出，难以实现特殊事件的筛选或标记（例如抛弃小于一定脉宽的脉冲）；以上问题导致较高的综合应用成本。

与之相比，利用FPGA定制开发数字TDC可以有效解决上述问题：能够在单颗芯片上同时完成时间测量、控制与读出逻辑、测量结果的后续处理（如特殊事件的筛选）、远程数据传输等全部功能。由于通用可编程逻辑的应用市场及芯片出货量较之TDC大得多，因此FPGA芯片具有极高的性价比。当然，利用FPGA定制开发数字TDC在实现中也存在一些问题，例如如何克服供电电压和环境温度波动的影响，如何保证多通道TDC的工作一致性等。

现有技术中以FPGA实现TDC主要有两种方法：基于多相位时钟采样的方法和基于FPGA内部延迟链的方法。

基于FPGA内部延迟链结构的TDC实现结构复杂，但TDC可以达到数十皮秒的精度。该实现方式需要将众多FPGA内部延迟单元串联在一起构成一个延迟链来使用。由于该延迟链结构很长，需要跨越多个FPGA“逻辑分区”，因此不同分区的延迟单元之间的连接线的延迟时间会因FPGA布局布线结构而各不相同；同时，延迟单元及延迟单元间连接线的延迟时间会敏感地随着FPGA供电电压、环境温度等因素的波动而发生变化。上述问题使得在实现基于内部延迟链结构的TDC时，需要额外设计复杂的“校准”结构以减小链上延迟不均匀所造成的微分非线性（DNL）、并补偿TDC随供电电压和环境温度带来的敏感变化。

额外的校准结构虽然带给基于延迟链结构的TDC以较高的测量精度，但同时导致如下问题：实现结构复杂、消耗较多的FPGA资源、高功耗等。特别是当需要实现多个TDC通道时，该实现方式的校准原理决定了对每一个TDC通道都需要独立增加校正结构。此外，由于对延迟单元的延迟时间有一定的范围限制，基于延迟链结构的TDC在多种新一代高性能FPGA上反而难以很好的实现。

基于多相位时钟采样是另一种基于FPGA的TDC实现方法。与基于延迟链结构的TDC相比，该方法的实现结构简单、FPGA资源占用低、具有较低的供电电压和环境温度敏感性、且功耗较低。该方法的主要缺点首先是TDC精度受到FPGA最高工作时钟频率的限制；另一个问题是需要用手工布局布线的方式来严格约束关键结构路径，以使得各个相位的信号传输延迟一致，从而减少微分非线性。