[实用新型]大功率肖特基势垒器件

权利要求书

1. 一种大功率肖特基势垒器件，该肖特基势垒整流器件的有源区由若干个肖特基势垒单胞（1）并联构成；在截面上，每个肖特基势垒单胞（1）包括硅片（2），位于所述硅片（2）背面的下金属层（3），位于所述硅片（2）正面的上金属层（4），所述硅片（2）下部与所述下金属层（3）连接的第一导电类型重掺杂的单晶硅衬底（5），所述硅片（2）上部与上金属层（4）连接的第一导电类型轻掺杂的单晶硅外延层（6），位于所述单晶硅外延层（6）上部并开口于所述单晶硅外延层（6）上表面的沟槽（7），其特征在于：所述沟槽（7）四壁均具有第一二氧化硅氧化层（8），一导电多晶硅体（9）嵌入所述沟槽（7）内，位于导电多晶硅体（9）中下部的多晶硅中下部（91）位于沟槽（7）内且与单晶硅外延层（6）之间设有所述第一二氧化硅氧化层（8），位于导电多晶硅体（9）上部的多晶硅上部（92）位于上金属层（4）内，且多晶硅上部（92）四周与上金属层（4）之间设有第二二氧化硅氧化层（10）；

位于单晶硅外延层（6）内的上部区域且位于所述沟槽（7）上部外侧四周具有第二导电类型掺杂区（11），第二导电类型掺杂区（11）与单晶硅外延层（6）的接触面为弧形面，所述第二导电类型掺杂区位于单晶硅外延层（6）的深度小于导电多晶硅体（9）位于单晶硅外延层（6）的深度。

2. 根据权利要求1所述的大功率肖特基势垒器件，其特征在于：所述导电多晶硅体（9）中多晶硅上部（92）与多晶硅中下部（91）的高度比为1：5~7。

3. 根据权利要求1所述的大功率肖特基势垒器件，其特征在于：所述第二导电类型掺杂区（11）的深度与导电多晶硅体（9）的深度比为0.8~1：10。