[实用新型]一种基于沟槽介质隔离的双极集成电路芯片

说明书

技术领域

本实用新型涉及一种基于沟槽介质隔离的双极集成电路芯片，属于集成电路设计/制造领域。

背景技术

目前常规双极IC产品大部分采用了上下PN结对通隔离工艺进行岛与岛的相互隔离，虽然降低了上隔离的横向扩散尺寸，但在高压产品中，如图1为常规双极IC产品的断面图所示，由于外延层厚度较厚，实际上上隔离与磷桥横向距离A仍然较宽，而岛内磷桥到上隔离(距离a)，磷桥到基区(距离b)，基区到上隔离(距离c)之间仍然依靠横向尺寸实现相互电隔离。 外延越厚，其横向扩散的尺寸也随之增加，严重增加了产品设计尺寸，不利于降低加工成本。

此外，由于上隔离，磷桥，基区在高温扩散后，横向扩散距离是纵向结深的80%左右，所以版图设计上尺寸A/B/C在扩散后变成实际间距a/b/c，从图1上可以明显发现，纵向结越深，实际上横向间距尺寸会变得越小，由于最终器件内部电极之间，如BVCS/BVCBO/BVBS完全依靠横向间距a/b/c尺寸大小决定，因此外延厚度越厚，电压越高产品，电极之间必须有足够的安全距离才能保证满足产品电性能要求，但这样一来，版图面积会越来越大，单个管芯的成本也会越来越高，竞争力会下降！

如何采用新的工艺来降低电极之间距离的要求，但又不影响BVCS/BVCBO/BVBS的大小，本发明人对此进行研究，专门开发出一种基于沟槽介质隔离的双极集成电路芯片，本案由此产生。

实用新型内容

本实用新型的目的是提供一种基于沟槽介质隔离的双极集成电路芯片，通过在上隔离区的内外两侧，以及基区的外侧设置环形沟槽，最大限度降低设计尺寸，同时提高BVCBO的最大耐压，实现在最小的间距内电极之间的电性能最大化。

为了实现上述目的，本实用新型的解决方案是：

一种基于沟槽介质隔离的双极集成电路芯片，包括硅衬底，以及依次生长在硅衬底上的埋层、外延层和绝缘层，其中，所述外延层上设有基区、上隔离区、下隔离区和磷桥区，基区的外侧环绕设有基区沟槽，上隔离区的内外两侧均环绕设有上隔离沟槽，上述基区沟槽和上隔离沟槽为氧化层/多晶硅/氧化层填充结构的沟槽，所述沟槽槽深2-4微米，槽宽1.8-2.5微米。

作为优选，上述硅衬底厚度为400-600微米，上述外延层的厚度为8-15微米。

上述基于沟槽介质隔离的双极集成电路芯片，在上隔离区的内外两侧设有环形沟槽，防止上隔离过度横向扩散，在基区的外侧设有环形沟槽，把击穿点引入硅下（上隔离区底部），防止磷桥区与基区之间在表面提前击穿，提高击穿耐压BVCBO、BVCS和BVBS，同时，减少了对双极集成电路芯片设计尺寸的依赖，从而使岛面积缩小，有利于缩版工作的开展，从而使单个管芯的面积缩小40%~50%，降低单个管芯的制造成本，提高产品竞争力。

以下结合附图及具体实施例对本实用新型做进一步详细描述。

附图说明

图1为现有技术中常规双极IC产品的断面图；其中，A表示磷桥到上隔离版图距离尺寸；B表示磷桥到基区版图距离尺寸；C表示基区到上隔离版图距离尺寸；a表示横向扩散后实际距离尺寸；b表示横向扩散后实际距离尺寸；c表示横向扩散后实际距离尺寸；

图2为本实施例的生产工艺步骤1）形成埋层的双极集成电路芯片结构示意图；

图3为本实施例的生产工艺步骤2）形成下隔离区的双极集成电路芯片结构示意图；

图4为本实施例的生产工艺步骤3）形成外延层的双极集成电路芯片结构示意图；

图5为本实施例的生产工艺步骤4）形成磷桥区的双极集成电路芯片结构示意图；

图6为本实施例的生产工艺步骤5）形成上隔离区的双极集成电路芯片结构示意图；

图7为本实施例的生产工艺步骤6）形成沟槽的双极集成电路芯片结构示意图；

图8为本实施例的生产工艺步骤7）最终形成的双极集成电路芯片结构示意图；

图9为本实施例的双极集成电路芯片沟槽平面结构示意图。

具体实施方式

一种基于沟槽介质隔离的双极集成电路芯片生产工艺，包括如下步骤：

1）N+埋层2形成：在硅衬底1上进行锑源涂布，光刻N+埋层图，并进行N+埋层2高温扩散，最后去除所有硅表面氧化层，如图2所示；所述的硅衬底1厚度为400-600微米，在本实施例中，硅衬底1厚度为500微米；

2）下隔离区3形成：在硅衬底1上形成下隔离光刻图形，在下隔离区3注入P型杂质，注入后去胶，如图3所示；