[实用新型]一种跨时钟域的异步FIFO控制逻辑电路

说明书

技术领域

本实用新型涉及一种跨时钟域的异步FIFO控制逻辑电路，属于航天测量测控领域。

背景技术

在航天工程中，为监测飞行器的实时状态，有大量的数据需要被采集、适配和传输。随着数字系统规模的不断增大，一个系统通常与若干个子系统进行通信，可以连接不同的外部设备。由于外部设备与主设备的时钟不一致，对跨时钟域异步信号的可靠传输提出了很高的要求。在通信系统中，各个节点间时钟不一致，节点间跨时钟域的低误码率传输是另一个需要考虑的方面。由于各个系统之间时钟信号的频率及相位关系各异，跨时钟域的信号在传输时会遇到亚稳态等现象，使得信号在跨时钟域传输时会发生较多问题。

跨时钟域信号传输的亚稳态问题是指，在信号传输中，每种触发器都有时序要求，对于使用上升沿触发的触发器来说，建立时间(Setup Time)是在时钟上升沿到来之前，触发器数据保持稳定的最小时间，而保持时间(Hold Time)是在时钟上升沿到来之后，触发器数据还应该保持的最小时间，在时钟上升沿前后的这个窗口内数据应该保持不变，否则会使触发器工作在一个不确定的状态，即亚稳态。当触发器处于亚稳态且处于亚稳态的时间超过了一个时钟周期时，这种不确定的状态将会影响到下一级的触发器，最终导致连锁反应，从而使整个系统功能失常，当一个信号跨越某个时钟域时，对新时钟域的电路来说，它是一个异步信号。由于异步信号之间的时序是毫无关系的，因此必然存在建立时间/保持时间(Setup Time/Hold Time)冲突。

实用新型内容

本实用新型解决的技术问题是：克服现有技术的不足，提供一种跨时钟域的异步FIFO控制逻辑电路，克服了亚稳态现象，实现了跨时钟域参数的传输，比传统异步电路速度更快，误码率更低。

本实用新型的技术方案是：一种跨时钟域的异步FIFO控制逻辑电路，包括异步FIFO芯片、输出接口芯片54HC245和读写接口控制电路；

其中读写接口控制电路包括电阻R5、电阻R6、电容C33和电容C37；异步FIFO芯片为IDT7205；

电容C33连接在IDT7205的W引脚和地之间，电阻R5一端连接在IDT7205的W引脚上，另一端连接外部写使能信号；电容C37连接在IDT7205的R引脚和地之间，电阻R6一端连接在IDT7205的R引脚上，另一端连接外部读使能信号；

时钟域1输入的8位数据的第0位～第7位依次连接在IDT7205的D0～D7引脚上，IDT7205的VCC引脚和FL/RT引脚分别与外部供电电源VCC连接，IDT7205的D8引脚、XI引脚和GND引脚接地；IDT7205的EF引脚接外部总线；IDT7205的NC引脚、XO/HF引脚、Q8引脚、FF引脚悬空，IDT7205的RS引脚外接复位信号；

IDT7205的Q0～Q7引脚依次与输出接口芯片54HC245的A0～A7引脚连接，输出接口芯片54HC245的DIR引脚与外部供电电源VCC连接，54HC245的E引脚外接使能信号，时钟域2的输出数据通过输出接口芯片54HC245的B0～B7引脚向外输出。

所述电阻R5和电阻R6均为33Ω，电容C33和电容C37均为220pF,外部供电电源VCC为+5V。

本实用新型与现有技术相比的优点是：

(1)该电路采用先进的异步FIFO芯片控制电路，克服了亚稳态现象，实现了跨时钟域参数的传输，比传统异步电路速度更快，误码率更低。

(2)该电路的结构简单，适应性强、成本低廉，可靠性高，功耗低；已成功应用于多个航天型号的测量系统中，实现了跨时钟域参数的高速、高可靠性测量。

附图说明

图1为本实用新型跨时钟域的异步FIFO控制逻辑电路构成方框图；

图2为本实用新型跨时钟域的异步FIFO控制逻辑电路结构图。

具体实施方式

如图1所示，本实用新型的跨时钟域的异步FIFO控制逻辑电路包括读写接口控制电路、异步FIFO芯片和输出接口芯片。读写接口控制电路实现对异步信号的读写进行控制，使之适应异步FIFO芯片的工作条件，异步FIFO芯片实现克服亚稳态干扰，输出接口芯片对FIFO芯片的输出信号进行增强驱动能力，降低内部噪声干扰。异步FIFO芯片可以同时进行读写操作，并能有效隔离读写两个时钟域，因此，在大量数据的跨时钟域传输中，可将数据实现安全通信。