[实用新型]一种由衬底控制的D触发器

说明书

技术领域

本实用新型涉及数字逻辑电路设计，特别涉及一种由衬底控制的D触发器。

背景技术

灵敏放大器型D触发器（Sense Amplifier D Flip Flop)接受小的输入信号并将其放大以产生电源轨线至地轨线间的电压的摆幅。它广泛用于存储器内核和低摆幅总线驱动器中，用于提高性能或降低功耗。

目前，很多电路设计技术可以实现这类放大器，例如，可以通过一组交叉耦合的反相器实现上述功能。如图1所示，传统的CMOS（Complementary Metal Oxide  Semiconductor，互补金属氧化物半导体） SADFF的由4个PMOS（Positive channel Metal Oxide Semiconductor，正极性沟道金属氧化物半导体）管、5个NMOS（Negative channel-Metal-Ox，负极性沟道金属氧化物半导体）管和2个与非门RS触发器。其中，VDD为电源信号，GND为地信号，D为数据输入端，                                                为的反相输入，CLK为时钟控制信号，和为寄存器输出端。在传统的CMOS SADFF中，主要包括一对信号源匹配差分对和一个电流漏，在图1中，输入端和是一对信号源匹配差分对，MOS管M9为漏极为电流漏，现有其它的灵敏放大器型触发器都是在此电路基础上稍作改进。

然而，无论是传统SADFF，还是在此电路基础上稍微进行改进的SADFF，由于均采用差分电路结构，使整个器件的功耗非常大，而且工作速度有待提高，延时和截止频率方面也不尽如人意。

因而现有技术还有待改进和提高。

发明内容

鉴于上述现有技术的不足之处，本实用新型的目的在于提供一种由衬底控制的D触发器，能降低D触发器的功耗。

为了达到上述目的，本实用新型采取了以下技术方案：

一种由衬底控制的D触发器，包括CLK端、D端、端、Q端、端、VDD端和GND端，

用于利用衬底控制方式，提高D触发器的反应灵敏度的灵敏度放大模块；

用于提高工作速度的RS反相模块；

用于输出结果的交叉耦合反相器；

所述灵敏度放大模块、RS反相模块和交叉耦合反相器依次连接。

所述的由衬底控制的D触发器中，所述灵敏度放大模块包括第一MOS管、第二MOS管、第三MOS管、第四MOS管、第五MOS管、第六MOS管、第七MOS管、第一输出节点、第二输出节点和第一网络节点；

所述第一MOS管的栅极连接D触发器的CLK端，第一MOS管的漏极连接所述第一输出节点，第一MOS管的源极和第一MOS管的衬底连接D触发器的VDD端；

所述第二MOS管的栅极连接所述第二输出节点，第二MOS管的漏极连接所述第一输出节点，第二MOS管的源极和第二MOS管的衬底连接D触发器的VDD端；

所述第三MOS管的栅极连接所述第一输出节点，第三MOS管的漏极连接所述第二输出节点，第三MOS管的源极和第三MOS管的衬底连接D触发器的VDD端；

所述第四MOS管的栅极连接D触发器的CLK端，第四MOS管的漏极连接所述第二输出节点，第四MOS管的源极和第四MOS管的衬底连接D触发器的VDD端；

所述第五MOS管的栅极连接所述第二输出节点，所述第五MOS管的漏极连接所述第一输出节点，第五MOS管的源极连接第一网络节点，第五MOS管的衬底连接D触发器的D端；

所述第六MOS管的栅极连接所述第一输出节点，第六MOS管的漏极连接所述第二输出节点，第六MOS管的源极连接所述第一网络节点，第六MOS管的衬底连接D触发器的端；

所述第七MOS管的栅极连接D触发器的CLK端，第七MOS管的漏极连接所述第一网络节点，所述第七MOS管的源极和第七MOS管的衬底接地。

所述的由衬底控制的D触发器中，所述第一MOS管、第二MOS管、第三MOS管和第四MOS管为P沟道MOS管，第五MOS管、第六MOS管和第七MOS管为N沟道MOS管。

所述的由衬底控制的D触发器中，所述RS反相模块包括：第八MOS管、第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第三输出节点、第四输出节点和第二网络节点；

所述第八MOS管的栅极连接所述第二输出节点，第八MOS管的漏极连接所述第四输出节点，第八MOS管的源极和第八MOS管的衬底连接D触发器的VDD端；