[实用新型]一种接口共享的全景数字图像传感器

权利要求书

1.一种接口共享的全景数字图像传感器，其特征是：由M个相同的CMOS传感器、一片可编程数字逻辑芯片(CPLD/FPGA)、一个时钟源芯片组成。每个CMOS传感器的数据口都直接与CPLD/FPGA的I/O线连接，SIO_C和SIO_D线、PWDN线、系统时钟线各自并联在一起后再与CPLD/FPGA的I/O线连接，任取一个CMOS传感器的行使能线、帧同步线、像素时钟线与CPLD/FPGA的I/O线连接，晶体钟源芯片的输出脚与CPLD/FPGA的全局时钟线相连，CPLD/FPGA的内部电路按本发明专利说明书中图3示出的功能通过VHDL语言编程实现。

2.根据权利要求1所述的一种接口共享的全景数字图像传感器，其特征在于具体包括如下步骤：

(1)根据图像传感器的成像角FOV，按公式(1)选取M个相同型号的CMOS传感器，使之能覆盖360°全景成像场景。

式中，77取0.95，表示扣除相邻图像重叠部分后图像传感器成像角的有效系数；符号表示向上取整运算。

(2)把选择的M个CMOS传感器按正M边形放置构成拾取全景图像信息的镜头，并使其镜头成像角(FOV)中分线(光轴连线)相交于正M边形的中心。

(3)把M个CMOS传感器按接口共享方式与一片CPLD/FPGA的连接在一起，即：1)将M个CMOS传感器的系统时钟信号线(VXCLK)、配置控制信号线(SIO_C、SIO_D)、休眠信号线(PWDN)各自连接在一起，再分别与CPLD/FPGA的I/O引脚线相连，驱动信号由CPLD/FPGA提供；2)在M个CMOS传感器中任取一个CMOS传感器，把它的帧同步信号线(VSYNC)、行使能信号线(HREF)、像素时钟信号线(PCLK)分别连接到CPLD/FPGA的I/O引脚线上，取代另外M-1个CMOS传感器上的同名信号；3)将每个CMOS传感器的数据口线(8根)都连接到CPLD/FPGA的I/O引脚线上，并确保承担该连接任务的PCB布线按等长线设计；4)CPLD/FPGA的非标准化图像接口由8位并行数据信号Trans_data[7..0]、1位行使能信号Trans_href、1位帧同步信号Trans_vsync、1位像素时钟信号Trans_pclk、1位随路时钟信号Trans_clk(频率等于像素时钟频率与传感器数量乘积的2倍)组成；5)CPLD/FPGA用PWDN控制对M个CMOS传感器图像采集的开启和关闭；6)分配M个时隙，让CPLD/FPGA上的8位并行数据接口分时传输各CMOS传感器的数据，每个时隙宽度为像素时钟信号周期的1/(2M)倍，每个时隙传输一个字节YUV格式的图像数据。

3.根据权利要求1所述的一种接口共享的全景数字图像传感器，其特征在于用CPLD/FPGA对各CMOS传感器的内部寄存器进行配置，使其满足输出YUV格式图像数据的工作要求；同时CPLD/FPGA还产生驱动各CMOS传感器工作的系统时钟和非标准化图像接口工作的信号。

4.根据权利要求1所述的一种接口共享的全景数字图像传感器，其特征在于非标准化图像接口在行使能信号有效(高电平)且随路时钟信号出现上升沿时，启动数据(按时分复用方式)传输，直到行使能信号无效(低电平)时终止传输，并且图像接口输出的各信号时序满足本发明专利说明书中图4和图5示出的时序关系。