[实用新型]一种内部去耦的集成电路封装

说明书

技术领域

本实用新型涉及集成电路封装领域，尤其涉及一种内部去耦的集成电路封装。

背景技术

PCB：印刷电路板。

BGA： Ball Grid Array，焊球栅格阵列，泛指焊球栅格阵列的封装。

POP: Package On Package，层叠封装，一种三维封装结构。

集成电路是电子产品的核心，芯片的正常工作，离不开电源去耦电路，最常用的去耦电路就是在PCB板上加去耦电容。但随着电子产品信号速率的提高这种去耦电路已不能满足要求，因为这种去耦电路电流从去耦电容到芯片内部流经的路径太长，供电路径上的电感在高频时呈现高阻抗特性，导致芯片在高速工作时容易产生供电不足的问题。而在芯片内部加去耦电容会增加芯片面积，使成本剧增。

实用新型内容

为了解决上述技术问题，本实用新型的目的是提供一种可以更好地为芯片去耦和降低芯片电磁干扰，同时满足集成电路封装高密度、高性能、低成本要求的集成电路封装。

本实用新型所采用的技术方案是：

一种内部去耦的集成电路封装，其包括基板、芯片和去耦电容，所述芯片设置在基板上，所述去耦电容设置在芯片上，所述芯片与基板电性连接，所述去耦电容与芯片电性连接。

作为本实用新型的第一种实施例，所述去耦电容直接贴装在芯片表面。

作为本实用新型的第二种实施例，其还包括上层基板，所述去耦电容贴装在上层基板上，所述上层基板贴装在芯片表面，所述去耦电容通过金线与所述芯片连接。

作为本实用新型的第三种实施例，所述去耦电容直接贴装在芯片表面，所述芯片上设置有硅通孔，所述去耦电容通过硅通孔与芯片电性连接。

优选的，所述基板的下表面具有多个封装焊点。

优选的，所述芯片通过金线与基板电性连接。

优选的，所述芯片通过多个芯片焊点与基板电性连接。

优选的，整个封装由塑封材料包封。

本实用新型的有益效果是：

本实用新型通过在集成电路封装内部集成去耦电容，有效缩短了芯片的去耦电路路径，降低了回路电感，可为高速芯片提供低阻抗的供电电源并降低芯片的电磁干扰，满足集成电路高密度、高性能、低成本的要求，而且实现工艺难度低，具有良好的经济和社会效益。本实用新型可广泛应用于各种集成电路封装。

附图说明

下面结合附图对本实用新型的具体实施方式作进一步说明：

图1是本实用新型第一种实施例的结构示意图；

图2是本实用新型第二种实施例的结构示意图；

图3是本实用新型第三种实施例的结构示意图；

图4是本实用新型和现有技术对比的频率-阻抗曲线图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

一种内部去耦的集成电路封装，其包括基板1、芯片2和去耦电容3，所述芯片2设置在基板1上，所述去耦电容3设置在芯片2上，所述芯片2与基板1电性连接，所述去耦电容3与芯片2电性连接。整个封装可以是BGA封装形式、POP封装形式或其它封装类型。

如图1所示，作为本实用新型的第一种实施例，所述去耦电容3直接贴装在芯片2表面。所述芯片2通过金线5与基板1电性连接。所述基板1的下表面具有多个封装焊点4。整个封装由塑封材料8包封。

如图2所示，作为本实用新型的第二种实施例，其还包括上层基板7，所述去耦电容3贴装在上层基板7上，所述上层基板7贴装在芯片2表面，所述去耦电容3通过金线5与所述芯片2连接。所述芯片2通过金线5与基板1电性连接。所述基板1的下表面具有多个封装焊点4。整个封装由塑封材料8包封。

如图3所示，作为本实用新型的第三种实施例，所述去耦电容3直接贴装在芯片2表面，所述芯片2上设置有硅通孔9，所述去耦电容3通过硅通孔9与芯片2电性连接。去耦电容3的正极通过硅通孔9连接到芯片2的电源端，去耦电容3的负极通过另一硅通孔9连接到芯片2的地端。所述芯片2通过多个芯片焊点6与基板1电性连接。所述基板1的下表面具有多个封装焊点4。整个封装由塑封材料8包封。

如图4所示，对比无内部去耦封装本征阻抗10、电容本征阻抗12、第二实施例的本征阻抗11和第一实施例的本征阻抗13的频率-阻抗曲线图可知：