[实用新型]一种无源雷达双通道接收机射频对消系统有效

专利信息
申请号: 201420048872.0 申请日: 2014-01-26
公开(公告)号: CN203883815U 公开(公告)日: 2014-10-15
发明(设计)人: 王峰;陈军;黄超 申请(专利权)人: 西安天伟电子系统工程有限公司
主分类号: H04B1/10 分类号: H04B1/10;H04B1/16
代理公司: 西安恒泰知识产权代理事务所 61216 代理人: 林兵
地址: 710075 陕西*** 国省代码: 陕西;61
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摘要:
搜索关键词: 一种 无源 雷达 双通道 接收机 射频 对消 系统
【说明书】:

技术领域

本实用新型属于射频技术领域,具体涉及一种无源雷达双通道接收机射频对消系统。 

背景技术

我们知道,无源雷达利用外辐射源(电视、广播、移动通信网的发射信号)探测目标,其本身不主动发射电磁波,不容易被敌方侦察系统所发现。因此无源雷达具有隐蔽性高,抗干扰能力强,作用距离远等优点,这对于提高现代电子战环境下的军事电子系统的生存能力有重要意义。 

由于外辐射源信号的功率相对较小,因而通过目标反射回来的信号功率也就更加微弱;同时,在目标回波接收通道中还混有从直达通道中泄露进来的强直达波信号,这势必会淹没真正的目标位置信息。通常,在雷达与外辐射源相距10Km情况下,到达雷达接收机处的直达波信号相对目标回波信号功率高70dB以上,所以,对直达波进行有效抑制而提取出淹没在直达波中的微弱目标反射信号成为了无源雷达系统的一个难题。为解决这一难题,本领域一般采取低副瓣天线、射频对消、自适应滤波等技术措施,其中,射频对消是利用直达波接收天线以及目标回波接收天线分别接收直达波和目标回波,雷达接收机采用双通道接收机,将直达波天线接收到的直达波经低噪声放大器处理后,再通过功分器进入射频对消系统,将进入射频对消系统的直达波通道信号作为参考信号,采用对消技术对目标回波通道信号中混入的直达波通道信号进行抑制。目前,一般的射频对消系统的电路复杂,且对消效果不明显,只能实现20dB左右的对消比,对消比是指对消前目标回波通道中混入的直达波信号功率与对消后的功率差,使得 雷达的接收动态范围难以满足从外辐射源信号中提取微弱目标反射信号的要求。 

发明内容

本实用新型的目的在于,提供一种无源雷达双通道接收机射频对消系统,该系统实现简单,对直达波信号抑制30dB以上,对消比大,使得整个雷达的接收动态范围更高,满足从外辐射源信号中提取微弱目标反射信号的要求。 

为了实现上述任务,本实用新型采取如下的技术解决方案: 

一种无源雷达双通道接收机射频对消系统,包括模拟移相器、模拟衰减器、射频开关、合路器、第一数模转换器、第二数模转换器和FPGA控制器;其中,所述模拟移相器的两个输入端分别连接第二数模转换器的输出端,模拟移相器的输出端连接模拟衰减器的一个输入端;模拟衰减器的另一个输入端连接第一数模转换器的输出端,模拟衰减器的输出端连接射频开关;射频开关连接合路器;第一数模转换器和第二数模转换器的输入端均连接FPGA控制器;FPGA控制器与雷达系统的上位机相连接。 

本实用新型还包括如下其他技术特征: 

所述模拟移相器由两个模拟移相器HMC934LP5E串联得到。 

所述模拟衰减器由两个模拟衰减器RVA-2000V35+串联得到。 

所述第一数模转换器和第二数模转换器均采用数模转换器AD5623。 

所述系统还包括与FPGA控制器连接的100M时钟。 

所述系统还包括与FPGA控制器连接的FLASH存储器。 

与现有技术相比较,本实用新型同时使用模拟衰减器和模拟移相器对进入雷达双通道接收机接收的直达波进行处理,且模拟衰减器和模拟移相器上分别增加一个数模转换器,使得直达波通道信号的相移量、衰减量的精度更高,该射频对消系统电路简单,对消比不小于30dB,容易实现对混 入目标回波通道中的直达波信号的抑制。 

附图说明

图1为本实用新型的无源雷达双通道接收机射频对消系统的结构图。 

以下结合附图和实施例对本实用新型作进一步的详细说明。 

具体实施方式

如图1所示,遵循本实用新型的上述技术方案,本实施例的无源雷达双通道接收机射频对消系统,包括模拟移相器1、模拟衰减器2、射频开关3、合路器4、第一数模转换器5、第二数模转换器6、FPGA控制器7、FLASH存储器8和100M时钟10。其中,模拟移相器1的两个输入端分别连接第二数模转换器6的输出端,模拟移相器1的输出端连接模拟衰减器2的一个输入端;模拟衰减器2的另一个输入端连接第一数模转换器5的输出端,模拟衰减器2的输出端连接射频开关3;射频开关3连接合路器4;合路器4的输出端连接混频器11的一个输入端,混频器11的输出端连接频率放大器12,频率放大器12的输出端连接雷达接收机中的信号处理机13;第一数模转换器5和第二数模转换器6的输入端均连接FPGA控制器7;FPGA控制器7与FLASH存储器8、100M时钟10分别相连;FPGA控制器7与系统的上位机9通过CAN总线14连接。 

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