[发明专利]分栅式闪存及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种分栅式闪存及其制作方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(闪存，flash memory)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有高集成度、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

闪存的标准物理结构称为闪存单元(bit)。闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。通常，依据构成存储单元的晶体管栅极结构的不同，闪存可以分为两种：堆叠栅式闪存和分栅式闪存。其中，分栅式闪存因为可以有效避免漏电流而导致的过擦除问题，具有低编程电压，而且编程效率高的优点而得到了广泛应用。

图1和图2是现有技术中一种分栅式闪存的结构示意图，其中图2是沿图1中AA方向得到的剖面图。所述分栅式闪存具体包括：

半导体衬底10，所述半导体衬底10中具有间隔设置的源线40和位线50；

字线32，设置于所述源线40和所述位线50之间的半导体衬底10上；

第一存储位单元，位于所述字线32和所述源线40之间的半导体衬底10上，所述第一存储位单元包括：位于所述半导体衬底10上的第一浮栅介质层11、位于所述第一浮栅介质层11上的第一浮栅12、位于所述第一浮栅12上的第一控制栅介质层13以及位于所述第一控制栅介质层13上的第一控制栅14；

第一侧墙结构15，位于所述第一存储位单元远离所述字线32一侧的半导体衬底10上；

第二存储位单元，位于所述字线32和位线50之间的半导体衬底10上，所述第二存储位单元包括：位于所述半导体衬底10上的第二浮栅介质层21、位于所述第二浮栅介质层21上的第二浮栅22、位于所述第二浮栅22上的第二控制栅介质层23以及位于所述第二控制栅介质层23上的第二控制栅24；

第二侧墙结构25，位于所述第二存储位单元远离所述字线32一侧的半导体衬底10上；

隧穿氧化层，位于所述第一存储位单元和所述字线32之间、所述第二存储位单元和所述字线32之间以及所述字线32和所述半导体衬底10之间；

第一金属硅化层47，位于所述源线40上；

第二金属硅化层57，位于所述位线50上；

第三金属硅化层37，位于所述字线32上；

第一金属插塞48，位于所述第一金属硅化层47上；

第二金属插塞58，位于所述第二金属硅化层57上；

第三金属插塞38，位于所述第三金属硅化层37上；

第四金属插塞18，位于所述第一控制栅14上；

第五金属插塞28，位于所述第二控制栅24上；

帽盖层33，位于所述字线32上。

所述第一金属硅化层47、所述第二金属硅化层57和所述第三金属硅化层37均在后段制程中形成。

但是随着器件的小型化，分栅式闪存中的第一控制栅14和第二控制栅24分别需要很多带状排布的第四金属插塞18和第五金属插塞28，因此需要在闪存中专门为多个第四金属插塞18和多个第五金属插塞18设置一块区域(如图1中虚线区域所示)，从而增大了分栅式闪存的面积，不利于半导体器件的小型化。

发明内容

本发明解决的问题是提供一种分栅式闪存及其制作方法，可以减少控制栅上金属插塞的数量，从而减小分栅式闪存的面积。

为解决上述问题，本发明提供一种分栅式闪存，包括：

半导体衬底，所述半导体衬底中具有间隔设置的源线和位线；

字线，设置于所述源线和所述位线之间的半导体衬底上；

第一存储位单元，位于所述字线和所述源线之间的半导体衬底上，所述第一存储位单元从下至上依次包括：第一浮栅介质层、第一浮栅、第一控制栅介质层、第一控制栅、第一阻挡层和第一硅化钨层；