[发明专利]半导体芯片和半导体芯片封装

说明书

本发明提供一种半导体芯片，包含第一电路，第二电路，第三电路，第一信号路径和第二信号路径。第一电路提供参考信号；第一信号路径包括第一导电迹线以及从所述第一电路传送所述参考信号至所述第二电路；第二信号路径从所述第一电路传送所述参考信号至所述第三电路，其中，所述第一信号路径和所述第二信号路径的时序偏移是平衡的，并且所述第一信号路径和所述第二信号路径是全局布线。本发明还提供一种半导体芯片封装。本发明降低了设计复杂度并减少了设计时间，半导体芯片的设计更可靠。

【技术领域】

本发明关于半导体芯片，更具体地，关于平衡半导体芯片的时序偏移(timingskew)。

【背景技术】

在现代高速超大规模集成(high-speed very-large-scale integrated，VLSI)电路中，时钟设计在决定芯片性能和促进时序及设计收敛中起着至关重要的作用。时钟布线(clock routing)在同步系统的布局设计中很重要，因为它影响合成系统(synthesizedsystem)的功能、面积、速度和功耗。因此，最小化时钟的时序偏移对于VLSI设计的高性能和高速电路来说一直是一个关键问题。

通常，考虑到时序偏移、电路面积和功率消耗方面，执行时钟树合成(clock treesynthesis，CTS)以插入缓冲器来减少时序偏移以及构造时钟树来到达优化的解决方案。然而，时钟树的时序偏移对于不同的工艺、温度和电压转角(corner)变化相当明显。对于先进的技术，这种影响会变得更糟。处理此问题的一种方式是使用所提出的半导体芯片和封装。

【发明内容】

为了解决上述问题，本发明提出了一种半导体芯片和半导体芯片封装。

根据本发明的第一方面，提供一种半导体芯片，包含第一电路，第二电路，第三电路，第一信号路径和第二信号路径。第一电路提供参考信号；第一信号路径包括第一导电迹线以及从所述第一电路传送所述参考信号至所述第二电路；第二信号路径从所述第一电路传送所述参考信号至所述第三电路，其中，所述第一信号路径和所述第二信号路径的时序偏移是平衡的，并且所述第一信号路径和所述第二信号路径是全局布线。

根据本发明的第二方面，提供一种半导体芯片封装，包含封装基板和半导体芯片。封装基板包括：第一接触焊盘；第二接触焊盘；以及第三接触焊盘。半导体芯片，安装在所述封装基板上，包括：第一焊盘；第二焊盘；第三焊盘；第一电路，通过所述第一焊盘和第一连接单元耦接于所述第一接触焊盘，用于提供参考信号；第二电路，通过所述第二焊盘和第二连接单元耦接于所述第二接触焊盘；以及第三电路，通过所述第三焊盘和第三连接单元耦接于所述第三接触焊盘。所述封装基板还包括：第一信号路径，从所述第一接触焊盘传送所述参考信号至所述第二接触焊盘；以及第二信号路径，从所述第一接触焊盘传送所述参考信号至所述第三接触焊盘；其中所述第一信号路径和所述第二信号路径的时序偏移是平衡的。

上述半导体芯片和半导体芯片封装降低了设计复杂度并减少了设计时间，半导体芯片的设计更可靠。

【附图说明】

图1表示根据本发明实施例的半导体芯片100。

图2表示根据本发明另一实施例的半导体芯片200。

图3A表示根据本发明实施例的延迟单元300A。

图3B表示根据本发明另一实施例的延迟单元300B。

图3C表示根据本发明另一个实施例的延迟单元300C。

图4表示根据本发明实施例的半导体芯片封装400的横截面图。

图5表示图4的半导体芯片封装400的上视图的范例。

图6表示图5的封装基板410的上视图的范例。

【具体实施方式】