[发明专利]基于FPGA的多通道雷达回波数据同步存储方法

说明书

本发明提供了一种多通道雷达回波数据的存储技术，可用于相控阵雷达系统多通道雷达回波数据的存储。本发明的技术方案是：利用通过FPGA设计多个FIFO和复杂的控制时序逻辑设计技术，将多个通道的雷达回波数据存储到大容量的双口RAM，保证了多通道的雷达回波数据在时间和距离上的对齐，达到了数据同步存储的目的。

所属技术领域

雷达信号处理预处理技术,本发明涉及相控阵雷达多通道雷达回波数据一种存储预处理方法，保证多个通道的雷达回波数据在时间上对齐，以便于后级信号处理的有效可靠。

背景技术

传统体制的雷达系统只有一个回波数据通道，数据传输带宽相对较低，数据传输和存储相对独立。相控阵雷达系统包含有多个数据通道，多个通道的数据传输是同时进行的，但对同一距离的雷达回波数据来说通道之间数据传输上又存在着时间上的差异，这样很有可能在存储某一通道的雷达回波数据时，数据传输相对提前的通道的雷达回波数据便会丢掉，造成后级信号处理的错误。

发明内容

本发明提供了一种多通道雷达回波数据的存储技术，可用于相控阵雷达系统多通道雷达回波数据的存储。

本发明的技术方案是：利用通过FPGA设计多个FIFO和复杂的控制时序逻辑设计技术，将多个通道的雷达回波数据存储到大容量的双口RAM，保证了多通道的雷达回波数据在时间和距离上的对齐，达到了数据同步存储的目的。

具体步骤如下：

1)对每个相控阵雷达的数据通道设计一个FIFO；

假设相控阵雷达系统含有n个数据通道，首先针对第1个通道设计一个FIFO1用来缓存该通道的雷达回波数据，FIFO的容量要足够大并且位宽和要缓存的回波数据保持一致。同样的对第2、第3、…、第n-1和第n个通道均设置相对应的FIFO：FIFO2、FIFO3、…、FIFO(n-1)和FIFOn，以上FIFO的容量和位宽与FIFO1相同即可；

2)设计FIFO的读写时钟信号；

FIFO的写时钟根据通道回波数据的传输带宽除以FIFO的位宽得到，FIFO的读时钟大于等于n倍的FIFO的写时钟；

3)使得第1个FIFO的读使能信号RDEN1有效，其余FIFO的读使能信号均无效；

4)检测FIFO1的数据有效VALID1信号，若该信号有效，则对FIFO1的数据进行读取，读取后的数据快速存储到与FPGA外接的大容量双口RAM中，然后使得FIFO1的读使能信号RDEN1无效和FIFO2的读使能信号RDEN2有效，转入下一步骤；若检测到VALID1信号无效，则重复步骤3；

5)检测FIFO2的数据有效VALID2信号，若该信号有效，则对FIFO2的数据进行读取，读取后的数据快速存储到与FPGA外接的大容量双口RAM中，然后使得FIFO2的读使能信号RDEN2无效和FIFO3的读使能信号RDEN3有效，转入下一步骤；若检测到VALID2信号无效，则重复步骤4；

6)重复步骤4、5存储其余数据通道的数据，最后检测FIFOn的数据有效VALIDn信号，若该信号有效，则对FIFOn的数据进行读取，读取后的数据快速存储到与FPGA外接的大容量双口RAM中，然后使得FIFOn的读使能信号RDENn无效和FIFO1的读使能信号RDEN1有效，转入步骤1；若检测到VALIDn信号无效，则重复步骤6；

7)重复步骤4至6，一直将所有的雷达回波数据存储完为止。

附图说明

图1基于FPGA的多通道雷达回波数据同步存储框图。

具体实施方式