[发明专利]一种多处理器系统及多处理系统的全互连方法

说明书

技术领域

本发明涉及计算机技术领域，特别涉及一种多处理器系统及多处理器系统的全互连方法。

背景技术

随着计算机技术的飞速发展，为了满足经济社会发展的需要，高性能的计算机系统成为制约社会发展的关键因素。金融、电信等关键领域对计算机系统的性能要求极高，因此需要构建多处理器系统以实现各个领域的性能要求。

目前，多处理器系统中各个中央处理器（CPU）之间相互连接，当多处理器系统中的任意两个CPU之间相互通信时，需要根据该相互通信的两个CPU的连接关系，进行多个跳步才能实现，导致CPU之间相互通信的效率较低。

发明内容

本发明提供一种多处理器系统及多处理器系统的全互连方法，以解决现有技术中CPU之间相互通信时效率较低的问题。

本发明实施例提供了一种多处理器系统，包括：两个以上的最小逻辑单元，每一个最小逻辑单元的两侧分别连接有对应于该最小逻辑单元的协处理器；所述最小逻辑单元包括至少一路计算模块，每一路计算模块包括两个相互连接的中央处理器CPU；

其中，每一路计算模块分别与自身所在最小逻辑单元两侧对应的协处理器相连，且位于各个最小逻辑单元同一侧的各个协处理器相连，实现任意两个所述最小逻辑单元中CPU的连接。

优选地，包括8个最小逻辑单元；

在位于所述8个最小逻辑单元的同一侧，对应于所述8个最小逻辑单元的8个协处理器两两连接。

优选地，包括16个最小逻辑单元；

在位于所述16个最小逻辑单元的同一侧，对应于该16个最小逻辑单元的16个协处理器分别位于两个分组内，每个分组包括8个协处理器，位于同一分组的8个协处理器两两连接，且一个分组中的协处理器与另一个分组中的协处理器一一对应连接。

优选地，所述最小逻辑单元包括两路计算模块，其中一路计算模块中的CPU与另一路计算模块中的CPU一一对应连接。

本发明实施例还提供了一种多处理器系统的全互连方法，应用于上述的多处理器系统，所述多处理器系统包括：两个以上的最小逻辑单元，每一个最小逻辑单元的两侧分别连接有对应于该最小逻辑单元的协处理器；所述最小逻辑单元包括至少一路计算模块，每一路计算模块包括两个相互连接的中央处理器CPU；所述全互连方法包括：

将每一路计算模块分别与该路计算模块所在最小逻辑单元两侧对应的协处理器相连；

将位于各个最小逻辑单元同一侧的各个协处理器相连，以实现任意两个所述最小逻辑单元中的CPU相连。

优选地，所述将位于各个最小逻辑单元同一侧的各个协处理器相连，包括：

在所述多处理器系统包括8个最小逻辑单元时，将位于所述8个最小逻辑单元同一侧，对应于所述8个最小逻辑单元的8个协处理器进行两两相连。

优选地，所述将位于各个最小逻辑单元同一侧的各个协处理器相连，包括：

在所述多处理器系统包括16个最小逻辑单元时，将位于所述16个最小逻辑单元同一侧，对应于所述16个最小逻辑单元的16个协处理器分成两个分组，其中，每个分组包括8个协处理器；

将位于同一分组的8个协处理器进行两两相连，以及将一个分组中的协处理器与另一个分组中的协处理器一一对应相连。

优选地，进一步包括：

在所述最小逻辑单元包括两路计算模块时，将一路计算模块中的CPU与另一路计算模块中的CPU一一对应连接。

本发明实施例提供了一种多处理器系统及多处理器系统的全互连方法，该多处理器系统包括两个以上的最小逻辑单元，每一个最小逻辑单元的两侧分别连接有对应于该最小逻辑单元的协处理器，通过将位于最小逻辑单元同一侧的各个协处理器实现了任意两个最小逻辑单元中CPU的连接，从而减少了任意两个最小逻辑单元中CPU之间的跳步，提高了CPU的通信效率。

附图说明

图1是本发明实施例提供的多处理器系统结构示意图；

图2是本发明实施例提供的单侧8个协议处理器的连接关系示意图；

图3是本发明实施例提供的单侧16个协议处理器的连接关系示意图；

图4是本发明实施例提供的多处理器系统的全互连方法流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。