[发明专利]含硅外延层的形成

说明书

本申请是申请日为2007年12月11日申请的申请号为200780044461.7，并且发明名称为“含硅外延层的形成”的发明专利申请的分案申请。

相关申请

本申请要求2006年12月12日提交的美国专利申请号11/609590的优先权，所述美国专利申请公开的内容全部合并在此以作参考。

技术领域

本发明的实施例涉及一种用于含硅外延层的处理与形成的方法及设备。详细的实施例是涉及用于半导体组件中的外延层的形成与处理的方法与设备，所述半导体组件例如为金属氧化物半导体场效晶体管(MOSFET)器件。

背景技术

流经MOS晶体管的通道的电流量是直接与通道中的载流子迁移率(mobility)成比例，而使用高迁移率的MOS晶体管使得更多电流流动且最终获得较快的电路效能。可通过在通道中产生机械应力而增加MOS晶体管通道中的载流子迁移率。处于压缩应变下的通道，例如生长在硅上的硅锗通道层，具有大幅提高的空穴迁移率，以提供pMOS晶体管。处于拉伸应变下的通道，例如生长在松弛(relaxed)硅锗上的薄硅通道层，具有大幅提高的电子迁移率，以提供nMOS晶体管。

处于拉伸应变下的nMOS晶体管通道也可通过形成一或多个碳掺杂硅外延层来提供，而所述nMOS晶体管通道与pMOS晶体管中的压缩应变SiGe通道为互补。因此，碳掺杂硅及硅锗外延层可分别沉积在nMOS及pMOS的源极/漏极。源极与漏极区可通过选择性硅干式蚀刻而为平坦或凹陷。当经过适当制造时，覆盖有碳掺杂硅外延的nMOS源极及漏极会在通道中施加拉伸应力，并增加nMOS驱动电流。

为了达到利用碳掺杂硅外延而增进nMOS晶体管(具有凹陷的源极/漏极)的信道中的电子迁移率，期望通过选择性蚀刻或后沉积(post-deposition)处理而在源极/漏极上选择性形成碳掺杂硅外延层。再者，期望碳掺杂硅外延层含有取代C原子，以在通道中诱导出拉伸应变。通过在碳掺杂硅源极及漏极含有较高的取代C含量能达到较高的通道拉伸应变。

一般来说，100纳米以下(sub-100nm)的CMOS(互补金属-氧化物半导体)器件需要小于30nm的结(junction)深度。通常使用选择性外延沉积以在结中形成含硅材料(例如：Si、SiGe及SiC)的外延层(epilayer)。选择性外延沉积允许外延层生长在硅沟槽(moat)上，而不生长在介电区域上。选择性外延可以在半导体器件中使用，例如：高起的源极/漏极、源极/漏极延伸部、接触插塞或双极性器件的基底层沉积。

一般的选择性外延工艺包含沉积反应及蚀刻反应。在沉积过程中，外延层形成在单晶表面上，而多晶层是沉积在至少一个第二层上，所述第二层例如存在的多晶层及/或非晶层。沉积反应与蚀刻反应是同时发生，且对于外延层与多晶层具有不同的反应速率。然而，沉积的多晶层通常相比于外延层以较快的速率蚀刻。因此，通过改变蚀刻气体的浓度，净选择性处理的总效应造成外延材料的沉积以及多晶材料的有限沉积(或是无沉积)。举例来说，选择性外延工艺可以造成含硅材料的外延层生长在单晶硅表面上，而在间隙物(spacer)上不会残留有沉积。

举例来说，在含硅MOSFET(金属氧化物半导体场效晶体管)器件的形成过程中，含硅材料的选择性外延沉积已成为在高起的源极/漏极以及源极/漏极延伸部特征结构的形成过程中的有用技术。通过蚀刻硅表面以形成凹陷的源极/漏极特征结构，并接着以选择性生长的外延层(例如硅锗材料；SiGe)填充被蚀刻的表面来制造源极/漏极延伸部特征结构。选择性外延允许伴随原位掺杂(in-situ doping)的近乎完整的掺质活化，藉此，可省略后退火处理。因此，可利用硅蚀刻及选择性外延来精确限定结(junction)深度。另一方面，超浅源极/漏极结必然会造成串联电阻的增加。另外，在硅化物形成的过程中的结消耗(junction consumption)更会使串联电阻增加。为了补偿结消耗，高起的源极/漏极是外延地及选择性地生长在结上。一般来说，高起的源极/漏极层为未掺杂硅。