[发明专利]一种包括多个阶的3D阵列的存储器及其制作方法

说明书

技术领域

本发明是有关于一种三维整合电路存储器，尤其是一种包含双极性源极接垫的三维垂直栅极NAND闪存及其制作方法。

背景技术

三维或3D存储器装置已发展出多种结构，其包括多个薄膜、以绝缘材料隔离的多个有源条(activestrip)。广为人知地，3D存储器装置的其中一种是采用薄膜晶体管(filmtransistor)作为存储单元(memorycell)而成为一3D垂直栅极结构，例如揭露于2011/4/1申请的美国申请号13/078,311，目前是美国专利号8,503,213的”MEMORYARCHITECTUREOF3DARRAYWITHALTERNATINGMEMORYSTRINGORIENTATIONANDSTRINGSELECTSTRUCTURES”。3D垂直栅极结构包括多条薄膜条的叠层及多个覆盖于该叠层上的字线结构，使垂直延伸于此些叠层之间的多个字线结构的多个部分作为位于这些条的多个交叉点的多个存储单元的多个字线。薄膜存储单元，例如是应用于3D垂直栅极NAND闪存，其可操作于一例如是基于读取操作及编程操作而需要n型载子，及例如是基于擦除操作而需要p型载子的方法。

3D垂直栅极结构的薄膜存储单元及其它高密度存储结构可具有多个通道体，其是轻度掺杂或本质不掺杂的半导体。此外，一些存储器阵列结构具有无结式(junctionfree)体。例如，如上专利号8,503,213所揭露的3D垂直栅极NAND闪存结构，其利用位于NAND条的多个单元之间的未掺杂结的薄膜条。如此的结构，薄膜存储器可具有低载子浓度且不具有提供快速电流路径通道体。

当电荷载子浓度低或需要缓慢建立时，一些存储单元的操作速度受到限制。

提供一高速的三维整合电路存储器的结构是有需要的。

发明内容

根据本发明的一实施例，提出一种薄膜存储单元结构。薄膜存储单元结构包括一半导体材料的条块，条块延伸于一位线接垫与一源极线接垫之间。一栅极，例如是一交叉字线，其与位于栅极与条块之间的数据储存元件设于条块上。在一所述结构中，有多条交叉字线及对应的存储器元件，且条块在多条字线之间是无结(junction-free)。源极线接垫包括至少一n型区及至少一p型区。电路耦接于源极线接垫的n型区及p型区，且选择性地致使电流流动于条块，其中条块延伸自源极线接垫及n型区与p型区其中之一。如此，可提供高效率的p型载子及n型载子源极于邻近的存储单元，以提高操作速度。

根据本发明的另一实施例，提出一种3D存储器阵列。存储器包括多个阶(level)。各阶包括一位线接垫、一源极线接垫及多条半导体材料的条块，条块延伸于位线接垫与源极线接垫之间。该源极线接垫包括至少一n型区及至少一p型区。存储器包括多条耦接于此些阶的此些条块的此些条字线。存储器包括多个位于此些字线与此些半导体材料的条块之间的数据储存元件，藉以使多个存储单元设于此些条块与此些字线的多个交叉点。存储器包括耦接源极线接垫的n型区及p型区的电路，用以选择性地致使电流流动于此些条块，其中条块延伸自源极线接垫的n型区与p型区其中之一。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示已知包含薄膜有源条的3DNAD存储器阵列结构的示意图。

图2及图3绘示包括双极性源极接垫结构的3D垂直栅极存储器阵列的布局图。

图4A及图4B绘示包括双极性源极接垫结构的3D垂直栅极存储器阵列的剖面图。

图5绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列于擦除操作过程中一电流路径的实施例。

图6绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列于一读取操作过程中一电流路径的实施例。

图7绘示3D垂直栅极存储器阵列的双极性源极接垫结构的一布局图。

图8绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列的一布局图。

图9绘示图8的包含双极性源极接垫结构的3D垂直栅极存储器阵列于擦除操作过程中的电流路径的实施例。

图10绘示图8的包含双极性源极接垫结构的3D垂直栅极存储器阵列于一读取操作过程中一电流路径的实施例。

图11绘示双极性源极接垫结构的P+区的形成过程的一阶段图。

图12绘示图11的双极性接垫结构的P+区的形成过中P+注入剂量分布图。

图13绘示包含双极性源极接垫结构的3D垂直栅极存储器阵列的一布局图。