[发明专利]半导体存储装置及其制造方法

说明书

本发明提供一种半导体存储装置及其制造方法，该半导体存储装置能够抑制编程动作时产生的漏电流，从而能够进行可靠性高的编程。本发明的闪速存储器具有存储器阵列，该存储器阵列形成有多个NAND型的串。多个串的行方向的多个存储单元的栅极共用地连接于字线，多个位线选择晶体管的栅极共用地连接于选择栅极线(SGD)，多个源极线选择晶体管的栅极共用地连接于选择栅极线(SGS)。选择栅极线(SGS)和与其邻接的字线(WL0)的栅极的间隔(S4)大于选择栅极线(SGD)和与其邻接的字线(WL7)的栅极的间隔(S1)。

技术领域

本发明是关于一种具有与非(NAND，Not AND)型存储单元(memory cell)的闪速存储器(flash memory)，特别是关于一种存储器阵列(memory array)的布局(layout)结构及编程(program)，尤其涉及一种半导体存储装置及其制造方法。

背景技术

NAND型闪速存储器具有存储单元阵列，该存储单元阵列形成有多个将存储单元串联连接而成的NAND串。典型的NAND串具有：串联连接的多个存储单元；位线选择晶体管，串联连接于多个存储单元的其中一个端部；以及源极线选择晶体管，串联连接于多个存储单元的另一个端部。位线选择晶体管的漏极连接于位线，源极线选择晶体管的源极连接于源极线。位线选择晶体管及源极线选择晶体管通过选择栅极线而在读出、编程、擦除动作时选择性地受到驱动(专利文献1)。

专利文献1：日本专利特开2012-190501号公报。

发明内容

本发明提供一种半导体存储装置及其制造方法，该半导体存储装置能够抑制编程动作时产生的漏电流，从而能够进行可靠性高的编程。

图1是表示闪速存储器的NAND串的结构的电路图。如图所示，在1个存储器区块内，沿行方向排列有n个NAND串NU。图1中例示了8个NAND串。1个NAND串NU例如包括串联连接的8个存储单元MCi(i＝0、1、…、7)、连接于存储单元MC7的漏极侧的位线选择晶体管TD、及连接于存储单元MC0的源极侧的源极线选择晶体管TS。位线选择晶体管TD的漏极连接于对应的全域位线GBL，源极线选择晶体管TS的源极连接于共用的源极线SL。

图2是表示现有技术的闪速存储器的存储器阵列的概略布局的平面图，图3是图2的A-A线的概略剖面图。形成在P阱内的多个NAND串沿BL1、BL2～BL8的方向排列，多个NAND串经由位线接触BCO而连接于各全域位线(图2中省略)GBL1～GBL8。多个NAND串的行方向的存储单元的各浮动栅极(图2、3中省略)通过兼作控制栅极的字线WL0～WL7而分别共用地连接。各存储单元的浮动栅极及字线WL0～WL7例如由导电性的多晶硅层所构成，各字线WL0～WL7在存储器阵列上彼此平行地延伸。当对各字线进行图案化时，其正下方的浮动栅极也同时被图案化，因此存储单元的栅极长度实质上等于字线的宽度。

在行方向的位线选择晶体管TD的各栅极上，共用地连接有选择栅极线SGD，同样，在源极线选择晶体管TS的各栅极上，共用地连接有选择栅极线SGS。选择栅极线SGD、SGS例如由导电性的多晶硅层所构成。选择栅极线SGD是与字线WL7平行地延伸，选择栅极线SGS是与字线WL0平行地延伸。全域位线GBL2如图3所示，经由位线接触BCO而连接于位线选择晶体管的扩散区域，共用源极线SL经由源极线接触SCO而连接于源极线选择晶体管的扩散区域。源极线SL及全域位线GBL由导电性的多晶硅或金属层所构成。

选择栅极线SGD与字线WL7的间隔(位线选择晶体管的栅极与存储单元MC7的栅极的间隔)为S1，选择栅极线SGS与字线WL0的间隔(源极线选择晶体管的栅极与存储单元MC0的栅极的间隔)为S2，各字线的间隔(NAND串方向的存储单元的间隔)为S3。为了精度良好地进行微细加工，较为理想的是间隔S1＝S2＝S3，区块内的多个NAND串的布局实质上对称。