[发明专利]支持缓存一致性的多核处理器、读写方法、装置及设备

说明书

本申请公开了一种支持缓存一致性的多核处理器，一种基于所述多核处理器的数据读取方法及装置、一种基于所述多核处理器的数据写入方法及装置，一种基于所述多核处理器的内存分配方法及装置，以及一种设备。其中支持缓存一致性的多核处理器包括：复数个处理器内核，与复数个处理器内核分别对应的本地缓存；不同处理器内核的本地缓存分别用于缓存不同地址范围的内存空间中的数据，每个处理器内核通过互连总线访问其他处理器内核本地缓存中的数据。本申请的技术方案，提供了一种从传统多核处理器架构中移除缓存目录和共享缓存的新思路，不仅实现了缓存的一致性，而且将私有缓存共享化，在解决私有缓存与共享缓存之间矛盾的同时，提升处理器的整体性能。

技术领域

本申请涉及多核处理器领域，具体涉及一种支持缓存一致性的多核处理器。本申请同时提供一种基于所述多核处理器的数据读取方法及装置、一种基于所述多核处理器的数据写入方法及装置，一种基于所述多核处理器的内存分配方法及装置，一种设备，以及另一种支持缓存一致性的多核处理器。

背景技术

在计算机技术发展过程中，主存储器(即：通常所说的物理内存或者内存)的存取速度一直比中央处理器的操作速度慢得多，使中央处理器(CPU)的高速处理能力不能得到充分发挥。为了缓和CPU和主存储器之间速度不匹配的矛盾，在两者之间引入了高速缓冲存储器(cache，通常简称为缓存)。

高速缓冲存储器的容量一般比主存储器小很多，但它的存取速度能与CPU相匹配。根据程序局部性原理，CPU正在访问的指令和数据，在以后的时间段中可能会被多次访问到，而该指令和数据附近的内存区域，也可能会被多次访问。因此，计算机硬件通常自动地将与CPU访问相关的内存区域中的数据调入高速缓冲存储器，从而CPU在访问内存中的数据时，可以先访问Cache，如果未能在Cache中命中，再访问内存。采用这种方式，能够尽量减少CPU对内存的直接访问，从而提高计算机系统整体的处理速度。

最近几年，计算机已经朝着多核计算机体系架构方向发展。为了加快CPU核心的处理速度，通常将每个CPU核心需要访问的数据存储在其私有缓存中(例如：L1Cache和L2Cache)。由于任何一份数据都可能被多个CPU私有缓存所持有，为了减少缓存冗余，于是引入了共享缓存，即：通常将最后一级缓存(last level cache，简称LLC)在各个处理器内核间共享，请参见附图1所示的多核处理器架构的示意图。共享缓存使得多个处理器内核可以共享某些数据，降低通讯延迟，同时减少数据的冗余备份，提高缓存空间利用率。

由于私有缓存的存在导致同一个数据可能存在多个副本，为了保证数据一致性，现有技术通常使用基于目录的一致性协议，即：用缓存目录跟踪数据在不同CPU内核的私有缓存里的轨迹，记录每个数据在哪些私有缓存中存在副本，并根据目录内容执行读写控制，例如：当某个CPU内核需要针对私有缓存中的数据执行写操作时，首先通过缓存目录查询哪些私有缓存存储了其副本，并通知这些私有缓存将相应数据置为无效，然后再执行写操作，从而保证数据的一致性。

采用上述架构以及基于缓存目录的数据一致性协议，存在以下问题：

1)由于缓存目录需要跟踪数据在不同CPU内核的私有缓存里的轨迹，随着CPU内核数目的增多，缓存目录也必然不断变大，不仅占用缓存容量，而且严重影响多核扩展能力。

2)私有缓存和共享缓存之间存在不可避免的矛盾，私有缓存由于包含多份相同数据导致缓存利用率降低，而共享缓存虽然可以减少冗余，提高缓存的利用率，但是随着CPU核数的增加，共享LLC需要与每个CPU内核相连，LLC设计中产生的硬件冗余度也同时变大，延迟变长，导致访问时间过长。

3)当前架构导致缓存一致性协议需要对所有CPU内核的私有缓存数据进行检查，最终决定其工作行为，制约读取操作性能，比如每次读取数据都要访问LLC以及缓存目录，保证当前访问数据与其他CPU内核私有缓存数据完整一致，导致数据访问性能降低。

发明内容