[发明专利]一种用于高速动态存储器的相位调制电路及相位调制方法

说明书

技术领域

本发明涉及电子技术领域，尤其涉及一种用于高速动态存储器的相位调制电路及相位调制方法。

背景技术

在存储器与其他装置之间传送的数据量正在以飞速增长。为了满足庞大的数据量需求，需要更快的存储器接口协议。在这些更快的接口协议中，例如双倍数据速率(DDR)、双倍数据速率2(DDR2)、双倍数据速率3(DDR3)、双倍数据速率4(DDR4)接口协议，存储器装置与其他装置间的通讯，例如现场可编程门阵列(FPGA)或中央处理单元(CPU)，需要使用数据选通信号(DQS)与多个数据信号(DQ)。其他装置向存储器提供时钟信号后，存储器则根据该时钟向存储器接口提供单个或多个DQS/DQ组，以供其他装置使用。

DQS/DQ组在存储器端通常是沿对齐的。在其他装置端使用DQS/DQ组时，需要将DQS相移90度使其对齐所有DQ的中心。相移操作是为了满足DQS/DQ使用端寄存器的建立、保持时间的要求，使被采集的DQ能够稳定。

但是由于印刷电路板布线和其他装置本身存在的片上偏差导致DQS/DQ组中引入了偏移，信号不再沿对齐。由于偏移的存在，单纯的相移DQS 90度不能满足最优的时序。传统的做法是使用可调延时链单调的扫过所有可能的DQS延时，通过平均正确读取DQ时的最大边界延迟参数与最小边界延迟参数使DQS被重新确定在所有DQ的平均中心，其中这里及下文提及的扫过，表示把延时链的值从0逐步调整到10，并在每一次调整过后用DQS去采DQ上的值是否正确。

但传统做法只能使DQS对齐至DQ的平均中心。当高速动态存储器速率高达1600Mbps以上时，或者DQ之间有较大的偏移时，所述方法不能可靠正确的读取数据，传统方法对高速电路是有限制的。

发明内容

为了克服现有技术的上述缺陷，本发明提供了一种高速动态存储器的相位调制电路及相位调制方法。

本发明的技术方案如下：

一种用于高速动态存储器的相位调制电路，所述相位调制电路包含在存储器控制电路中，所述存储器控制电路包含在含动态存储器接口的电路中；所述存储器控制电路通过DQS时钟信号和DQ信号与存储器装置通信；其特征在于：

所述相位调制电路包括接收DQS和DQ信号的第一可调延时链、分别接收对应DQS的第一可调延时链和对应DQ的第一可调延时链的输出的鉴相器、连接对应DQS的第一可调延时链的基于延时链的90度相移装置以及分别连接基于延时链的90度相移装置和对应DQ的第一可调延时链的数据采样寄存器。

在一实施例中，其中所述基于延时链的90度相移装置包括用于对DQS信号进行相移的依次串联的4个第二可调延时链，以及分别由DQS和相移后的DQS提供输入的鉴相器。

在另一实施例中，其中所述基于延时链的90度相移装置包括用于对DQS信号进行相移的依次串联的两个第二可调延时链以及一个反相器，以及分别由DQS和相移并反相后的DQS提供输入的鉴相器。

本发明还提供了一种使用上述任一项用于高速动态存储器的相位调制电路进行相位调制的方法，方法包括：

S410：初始化动态存储器内容，向动态存储器写入测试样本并将相位调制电路内各延时链设置为最小值，通常为0；

S420：调整第一可调延时链使DQS/DQ组内各信号对齐；

S430：将DQS信号相移90度。

优选地，其中步骤S420包括：

S510：将最滞后信号初始化为DQS信号，并从存储器读取测试样本，使其中一个DQ周期输出同频最慢信号；

S520：根据鉴相器输出结果判断DQS是否比任意DQ都滞后：

如果是，则直接进入S560，判断所需测试样本是否均已读取完毕；如果不是，则进入S530，调整DQS对应的第一可调延时链200，使DQS与该DQ相位锁定；在S540，判断在S530中所得延时是否大于已记录的最大延时：

如果是，则进入步骤550，更新最大延时为S530所得值，并标识最滞后信号DQ；然后进入S560，如果不是，则直接进入S560，判断所需测试样本是否均已读取完成：

如果不是，则进入S570，更改另一测试样本，使另一DQ周期输出同频最慢信号，并重复执行S520；如果是，则进入S580，根据上述结果标识最滞后信号。