[发明专利]一种基于FPGA的快速实时动目标检测系统

说明书

技术领域

本发明属于雷达信号处理技术领域，具体涉及一种基于FPGA的快速实时动目标检测系统。

背景技术

伴随着雷达技术以及以FPGA和DSP为代表的数字信号处理芯片的快速发展,雷达信号处理技术也得到了飞速发展。这不仅体现在灵活、复杂的雷达信号形式与雷达信号处理算法，也体现在高性能数字信号处理器件的使用与多种信号处理架构的出现。现在典型的雷达信号处理器一般采用基于DSP信号处理平台、基于FPGA信号处理平台或者FPGA+DSP架构平台，FPGA以其接口种类丰富、并行执行能力强、乘加运算功能强大和可编程的特点得到了广泛应用。

动目标检测技术是基于相对于雷达径向运动目标产生多普勒频移的理论，对多个脉冲重复周期相同距离单元回波进行多普勒域滤波，从而抑制杂波，提高对运动目标的检测能力。动目标检测技术的实现是一般采用多普勒滤波器组，每个多普勒滤波器的通带覆盖一定多普勒频率区域，从各滤波器的输出就可以判断该多普勒频率范围内是否存在目标并测量动目标的速度。快速傅立叶变换(fastfouriertransformation,FFT)方法和有限长冲激响应(finiteimpulseresponse,FIR)滤波器方法是窄带多普勒滤波器组最简单的两种实现方法，FIR方法相比较FFT方法，运算量会比较大，尤其是回波脉冲数比较多、运算点数比较多时，FFT方法在运算量方面的优势会比较明显。

目前在DSP中实现动目标检测的常用方法是对收齐的一个相参处理间隔(coherentprocessinginterval,CPI)雷达回波数据中同一个距离门数据做快速傅立叶变换处理，做快速傅立叶变换运算一般调用的是自带的FFT库函数，这种方法必须要等一个相参处理间隔的回波数据接收完成后再做处理，从回波数据接收完成到动目标检测处理结束的延时时间比较长。

发明内容

本发明的目的在于提供一种基于FPGA的快速实时动目标检测系统，解决了雷达回波数据为浮点数情况下的快速实时动目标检测难题，提高了动目标检的速度。

为了解决上述技术问题，本发明提出一种基于FPGA的快速实时动目标检测系统，包含多个相同的子模块，多个子模块同时并行处理；每一个子模块包含2个只读存储器、4个浮点型乘法器、3个浮点型加法器、1个浮点型减法器和8个随机存取存储器。其中，第一随机存取存储器、第二随机存取存储器和第二浮点型加法器构成累加器结构；第三随机存取存储器、第四随机存取存储器和三浮点型加法器也构成累加器结构；

第一只读存储器用于存储快速傅立叶变换所需旋转因子的实部，第二只读存储器用于存储快速傅立叶变换所需旋转因子的虚部；

第一浮点型乘法器用于将旋转因子的实部与输入的雷达回波数据的实部相乘，然后将相乘的结果送入浮点型减法器；

第二浮点型乘法器用于将旋转因子的虚部与输入的雷达回波数据的虚部相乘，然后将相乘的结果送入浮点型减法器；

第三浮点型乘法器用于将旋转因子的虚部与输入的雷达回波数据的实部相乘，然后将相乘的结果送入第一浮点型加法器；

第四浮点型乘法器用于将旋转因子的实部与输入的雷达回波数据的虚部相乘，然后将相乘的结果送入第一浮点型加法器；

浮点型减法器用于将第一浮点型乘法器输出结果与第二浮点型乘法器输出结果相减，获得输入雷达回波数据与旋转因子相乘结果的实部，然后将相减结果送至第二浮点型加法器；

第一浮点型加法器用于将第三浮点型乘法器输出结果与第四浮点型乘法器输出结果相加，获得输入雷达回波数据与旋转因子相乘结果的虚部，然后将相加结果送至第三浮点型加法器；

第二浮点型加法器用于将浮点型减法器输出结果与第一随机存取存储器或者第二随机存取存储器中的存储数据相加；上扫频时选择与第一随机存取存储器中的存储数据相加，然后再将相加结果送给第一随机存取存储器存储；下扫频时选择与第二随机存取存储器中的存储数据相加，然后再将相加结果送给第二随机存取存储器存储；以此完成重复周期内傅立叶变换相乘处理结果的累加；

第三浮点型加法器用于将第一浮点型加法器输出结果与第三随机存取存储器或者第四随机存取存储器中的存储数据相加；上扫频时选择与第三随机存取存储器中的存储数据相加，然后再将相加结果送给第三随机存取存储器存储；下扫频时选择与第四随机存取存储器中的存储数据相加，然后再将相加结果送给第四随机存取存储器存储；以此完成重复周期内傅立叶变换相乘处理结果的累加。