[发明专利]防击穿SOI折叠栅绝缘隧穿双极晶体管及其制造方法

说明书

技术领域：

本发明涉及超大规模集成电路制造领域，涉及一种适用于高性能超高集成度集成电路制造的防击穿SOI折叠栅绝缘隧穿双极晶体管的结构，防击穿SOI折叠栅绝缘隧穿双极晶体管阵列的具体制造方法。

背景技术：

当前，随着集成度的不断提升，集成电路单元金属氧化物半导体场效应晶体管(MOSFETs)器件的源电极与沟道之间或漏电极与沟道之间在几个纳米之内形成了陡峭突变PN结，当漏源电压较大时，这种陡峭的突变PN结会发生击穿效应，从而使器件失效，随着器件尺寸的不断缩减，这种击穿效应日趋明显。另外，沟道长度的不断缩短导致了MOSFETs器件亚阈值摆幅的增大，因此带来了开关特性的严重劣化和静态功耗的明显增加。虽然通过改善栅电极结构的方式可使这种器件性能的退化有所缓解，但当器件尺寸进一步缩减至20纳米以下时，即便采用最优化的栅电极结构，器件的亚阈值摆幅也同样会随着器件沟道长度的进一步减小而增加，从而导致了器件性能的再次恶化。

隧穿场效应晶体管(TFETs),对比于MOSFETs器件，虽然其平均亚阈值摆幅有所提升，然而其正向导通电流过小，虽然通过引入化合物半导体、锗化硅或锗等禁带宽度更窄的材料来生成为隧穿场效应晶体管的隧穿部分可增大隧穿几率以提升转移特性，但增加了工艺难度。此外，采用高介电常数绝缘材料作为栅极与衬底之间的绝缘介质层，虽然能够改善栅极对沟道电场分布的控制能力，却不能从本质上提高硅材料的隧穿几率，因此对于隧穿场效应晶体管的转移特性改善很有限。

发明内容：

发明目的

为在兼容现有基于硅工艺技术的前提下显著提升亚20纳米级器件防止击穿的能力；显著提升纳米级集成电路基本单元器件的开关特性；确保器件在提升开关特性的同时具有良好的正向电流导通特性，本发明提供一种适用于高性能、高集成度集成电路制造的防击穿SOI折叠栅绝缘隧穿双极晶体管的结构及其单元和阵列的制造方法。

技术方案

本发明是通过以下技术方案来实现的：

防击穿SOI折叠栅绝缘隧穿双极晶体管，其特征在于：采用包含单晶硅衬底1和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；发射区3、基区4、集电区5和击穿保护区12位于SOI晶圆的晶圆绝缘层2的上方，基区4和击穿保护区12位于发射区3与集电区5之间，击穿保护区12位于基区4的两侧；发射极9位于发射区3的上方；集电极10位于集电区5的上方；折叠导电层6对基区4的上表面和两侧形成三面包围；折叠隧穿绝缘层7对折叠导电层6的上表面和两侧形成三面包围；折叠栅电极8对折叠隧穿绝缘层7的上表面和两侧形成三面包围；阻挡绝缘层11为绝缘介质。

为达到本发明所述的器件功能，本发明提出一种防击穿SOI折叠栅绝缘隧穿双极晶体管，其核心结构特征为：

击穿保护区12的杂质浓度低于10¹⁶每立方厘米。

基区4的杂质浓度不低于10¹⁷每立方厘米，基区4两侧和上表面与折叠导电层6相接触并形成欧姆接触。

发射区3与基区4之间、集电区5与基区4之间具有相反杂质类型，且发射区3与发射极9之间形成欧姆接触，集电区3与集电极10之间形成欧姆接触。

折叠导电层6是金属材料或者是同基区4具有相同杂质类型的、且掺杂浓度大于10¹⁹每立方厘米的半导体材料。

折叠隧穿绝缘层7为用于产生隧穿电流的绝缘材料层。

折叠导电层6、折叠隧穿绝缘层7和折叠栅电极8均通过阻挡绝缘层11与发射区3、发射极9、集电区5和集电极10相互隔离；相邻的发射区3与集电区5之间通过阻挡绝缘层11隔离，相邻的发射极9与集电极10之间通过阻挡绝缘层11隔离。

折叠导电层6、折叠隧穿绝缘层7和折叠栅电极8共同组成了防击穿SOI折叠栅绝缘隧穿双极晶体管的隧穿基极，当折叠隧穿绝缘层7在折叠栅电极8的控制下发生隧穿时，电流从折叠栅电极8经折叠隧穿绝缘层7流动到折叠导电层6，并为基区4供电。