[发明专利]码元时钟恢复装置及方法和解调器有效
申请号: | 201410743021.2 | 申请日: | 2014-12-08 |
公开(公告)号: | CN104486018A | 公开(公告)日: | 2015-04-01 |
发明(设计)人: | 樊小明;陈金树 | 申请(专利权)人: | 清华大学 |
主分类号: | H04J3/06 | 分类号: | H04J3/06 |
代理公司: | 北京清亦华知识产权代理事务所(普通合伙) 11201 | 代理人: | 张大威 |
地址: | 100084 北京*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 时钟 恢复 装置 方法 解调器 | ||
1.一种码元时钟恢复装置,其特征在于,包括码元时钟恢复模块和数据输出模块,其中
所述码元时钟恢复模块包括I路码元时钟恢复子模块和Q路码元时钟恢复子模块,所述I路码元时钟恢复子模块和Q路码元时钟恢复子模块分别包括:
运算单元,所述运算单元用于根据码元频率控制字和前端码元环路输出数据计算累加值;
多个累加单元,所述多个累加单元中的每个累加单元分别与所述运算单元连接,所述每个累加单元根据所述累加值进行累加计算;
第一并串转换单元,所述第一并串转换单元对所述每个累加单元累加计算结果的预设位进行并行转换以输出原始码元时钟;
所述数据输出模块包括I路数据输出子模块和Q路数据输出子模块,所述I路数据输出子模块和Q路数据输出子模块分别包括:
RAM存储单元;
数据处理单元,所述数据处理单元用于根据控制参数对数据进行译码、分路输出处理,并将处理之后的数据缓存于所述RAM存储单元中;
锁相环单元,所述锁相环单元根据所述控制参数对所述原始码元时钟进行倍频和分频处理以获得驱动时钟;
第二并串转换单元,在所述驱动时钟和数据时钟的驱动之下,所述RAM存储单元中的缓存数据通过由所述驱动时钟驱动的所述第二并串转换单元进行转换以输出解调译码之后的数据和码元时钟。
2.如权利要求1所述的码元时钟恢复装置,其特征在于,还包括:
处理模块,所述处理模块根据前端的ADC采样频率和解调符号率计算获得所述码元频率控制字,以及根据解调方式、译码方式和输出方式输出所述控制参数。
3.如权利要求1所述的码元时钟恢复装置,其特征在于,还包括:
模式控制模块,所述模式控制模块接收用户输入指令,并根据所述输入指令确定码元时钟恢复装置的工作模式。
4.如权利要求1所述的码元时钟恢复装置,其特征在于,所述运算单元根据以下公式计算所述每个累加单元的累加值:
Saddpara=fcw+Hclo,其中,
Saddpara为累加值,fcw为码元频率控制字,Hclo为码元环路输出修正值。
5.如权利要求4所述的码元时钟恢复装置,其特征在于,所述每个累加单元根据以下公式进行累加计算:
LN(i)=LN-1(n)+i×Saddpara,其中,
i为自然数,n为累加单元的数量,i≤n,LN(i)为第i路累加单元第N次累加的结果,LN-1(n)为第n路累加器第N-1次累加的结果。
6.一种解调器,其特征在于,包括如权利要求1-5任一项所述的码元时钟恢复装置。
7.一种码元时钟恢复方法,其特征在于,包括以下步骤:
码元时钟恢复模块根据码元频率控制字和前端码元环路输出数据计算累加值,并根据所述累加值进行累加计算;
所述码元时钟恢复模块对每个累加单元累加计算结果的预设位进行并行转换以输出原始码元时钟;
数据输出模块根据控制参数对数据进行译码、分路输出处理,并将处理之后的数据缓存于RAM存储单元中;
所述数据输出模块根据所述控制参数对所述原始码元时钟进行倍频和分频处理以获得驱动时钟;以及
在所述驱动时钟和数据时钟的驱动之下,所述数据输出模块将所述RAM存储单元中的缓存数据进行并串转换以输出解调译码之后的数据和码元时钟。
8.如权利要求7所述的码元时钟恢复方法,其特征在于,还包括:
根据前端的ADC采样频率和解调符号率计算获得所述码元频率控制字;以及
根据解调方式、译码方式和输出方式获取所述控制参数。
9.如权利要求7所述的码元时钟恢复方法,其特征在于,还包括:
接收用户输入指令,并根据所述输入指令确定码元时钟恢复装置的工作模式。
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