[发明专利]SOI衬底折叠栅绝缘隧穿增强晶体管及其制造方法

说明书

技术领域：

本发明涉及超大规模集成电路制造领域，涉及一种适用于高性能超高集成度集成电路制造的SOI衬底折叠栅绝缘隧穿增强晶体管的结构及其制造方法。

背景技术：

集成电路的基本单元金属氧化物半导体场效应晶体管(MOSFETs)沟道长度的不断缩短导致了器件开关特性的明显下降。具体表现为亚阈值摆幅随着沟道长度的减小而增大、静态功耗明显增加。虽然通过改善栅电极结构的方式可使这种器件性能的退化有所缓解，但当器件尺寸进一步缩减时，器件的开关特性会继续恶化。

对比于MOSFETs器件，近年来提出的隧穿场效应晶体管(TFETs)，虽然其平均亚阈值摆幅有所提升，然而其正向导通电流过小，虽然通过引入化合物半导体、锗化硅或锗等禁带宽度更窄的材料来生成TFETs的隧穿部分可增大隧穿几率以提升开关特性，但增加了工艺难度。采用高介电常数绝缘材料作为栅极与衬底之间的绝缘介质层，虽然能够改善栅极对沟道电场分布的控制能力，却不能从本质上提高硅材料的隧穿几率，因此对于TFETs的正向导通特性改善很有限。

发明内容：

发明目的

为显著提升纳米级集成电路基本单元器件的开关特性，确保器件在降低亚阈值摆幅的同时具有良好的正向电流导通特性，本发明提供一种适用于高性能、高集成度集成电路制造的SOI衬底折叠栅绝缘隧穿增强晶体管的结构及其单元和阵列的制造方法。

技术方案

本发明是通过以下技术方案来实现的：

SOI衬底折叠栅绝缘隧穿增强晶体管，采用包含单晶硅衬底1和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；发射区3、基区4和集电区5位于SOI晶圆的晶圆绝缘层2的上方，基区4位于发射区3与集电区5之间；发射极9位于发射区3的上方；集电极10位于集电区5的上方；折叠导电层6对基区4中间部分的上表面和两侧形成三面包围；折叠隧穿绝缘层7对折叠导电层6的上表面和两侧形成三面包围；折叠栅电极8对折叠隧穿绝缘层7的上表面和两侧形成三面包围；阻挡绝缘层11为绝缘介质。

为达到本发明所述的器件功能，本发明提出一种SOI衬底折叠栅绝缘隧穿增强晶体管，其核心结构特征为：

折叠导电层6与基区4形成欧姆接触，折叠导电层6是金属材料或者是同基区4具有相同杂质类型的、且掺杂浓度大于10¹⁹每立方厘米的半导体材料。

折叠隧穿绝缘层7为用于产生隧穿电流的绝缘材料层。

折叠导电层6、折叠隧穿绝缘层7和折叠栅电极8均通过阻挡绝缘层11与发射区3、发射极9、集电区5和集电极10相互隔离；相邻的发射区3与集电区5之间通过阻挡绝缘层11隔离，相邻的发射极9与集电极10之间通过阻挡绝缘层11隔离。

发射区3与基区4之间、集电区5与基区4之间具有相反杂质类型、且发射区3与发射极9之间形成欧姆接触、集电区3与集电极10之间形成欧姆接触。

折叠导电层6、折叠隧穿绝缘层7和折叠栅电极8共同组成了SOI衬底折叠栅绝缘隧穿增强晶体管的隧穿基极，当折叠隧穿绝缘层7在折叠栅电极8的控制下发生隧穿时，电流从折叠栅电极8经折叠隧穿绝缘层7流动到折叠导电层6，并为基区4供电。