[发明专利]基于FPGA的时分复用级联积分梳状抽取滤波器及其实现方法

说明书

技术领域

本发明涉及一种级联积分梳状滤波器，更具体地说，涉及一种基于FPGA的时分复用级联积分梳状抽取滤波器，以及一种实现基于FPGA的时分复用级联积分梳状抽取滤波的方法。

背景技术

随着高速模数、数模转换芯片、大规模数字集成电路和FPGA芯片的出现，数字滤波技术被广泛应用于通信系统中。高速的数字滤波器的一般可以采用专用的DSP芯片，如德州仪器的TMS320系列，或者FPGA芯片实现，如XILINX的SPARTAN系列和ALTERA的CYLONE系列。而后者具有设计灵活，可以并行高速运算的特点，被越来越多地用来实现不同的数字滤波器。

由于在现代通信系统中，中频信号的频率往往比需要处理的基带信号采用频率大很多，所以往往需要降低采样率并进行低通滤波。而级联积分梳状(CIC)滤波器结构是一种多采样率窄带数字低通滤波器。CIC滤波器不需要乘法运算，易于硬件实现，具有高效的硬件结构，所以被广泛应用于现代通信系统上变频和下变频的抽取和插值模块中。

由于现代通信系统中所使用的调制信号都是复信号，所以一般需要对同相(I)和正交(Q)两路信号同时进行滤波。在FPGA上实现的数字滤波器一般采用的设计方式是硬件上使用两个一模一样的滤波器对两路信号进行滤波。虽然，这种实现方式可以充分利用FPGA的并行性，提高滤波器的执行速度和采样率，但是却多耗费了一倍的FPGA资源。

为了减少FPGA资源的占用，本发明采用时分复用的方式实现级联积分梳状抽取滤波器，同时采用进位保留的流水线加法器结构减少进位传播的延迟，从而在降低FPGA芯片内部硬件资源占用的同时可以保持甚至提高电路的运算速度。

发明内容

本发明的目的在于克服现有技术的不足，提供一种减少FPGA资源占用的实现基于FPGA的时分复用级联积分梳状抽取滤波的方法，以及基于FPGA的时分复用级联积分梳状抽取滤波器。

本发明的技术方案如下：

一种实现基于FPGA的时分复用级联积分梳状抽取滤波的方法，将同相信号与正交信号以时分复用的方式进行级联积分梳状滤波。

作为优选，将同相信号与正交信号进行时分复用合路为一路信号，经级联积分滤波后，再进行重采样，然后经级联梳状滤波单元滤波，最后将输出的信号解复用为处理后的同相信号与处理后的正交信号两路信号。

作为优选，通过与输入信号采样时钟频率相同的选通信号控制同相信号与正交信号交替输入成一路输入信号，并用两倍于输入采样率的时钟信号的两倍时钟信号对输入信号进行采样得到合路信号。

作为优选，级联积分滤波包括多级积分滤波，每级积分滤波包括两级分别进行的加法计算：第一级，将合路信号的低位字与高位字分别进行保留进位加法计算，保留低位字的进位；第二级，低位字的计算结果直接从第二级输出，高位字的计算结果与低位字的进位进行加法计算后输出，经过多级积分滤波，得到两倍时钟采样率的样本。

作为优选，重采样包括两级采样：第一级，将两倍时钟信号与同相信号重采样使能信号、正交信号重采样使能信号相“与”得到重采样时钟信号I_CK、重采样时钟信号Q_CK，重采样时钟信号I_CK、重采样时钟信号Q_CK在多级积分滤波器输出的两倍时钟采样率的样本中抽取同一相伴的同相信号和正交信号；第二级，通过分频时钟信号控制将第一级输出的抽样信号转换为与级联梳状滤波具有相同采样频率的样本系列。

作为优选，级联梳状滤波包括多级梳状滤波，每级梳状滤波具体为：通过两级延迟分别在时间上交错隔离同相信号与正交信号，然后将未延迟的输入信号减去经过两级延迟得到的信号，循环上述梳状滤波，经过多级梳状滤波，得到合路输出信号。

作为优选，分别通过针对同相信号与正交信号的解复用时钟使能信号，将合路输出信号解复用，分解得到两路信号：同相信号、正交信号。

一种基于FPGA的时分复用级联积分梳状抽取滤波器，包括依次连接输入时分复用器、级联时分复用积分滤波单元、采样率转换单元、级联时分复用梳状滤波单元，以及分别为输入时分复用器、级联时分复用积分滤波单元、采样率转换单元、级联时分复用梳状滤波单元提供时钟使能信号和解复用使能信号的多相时钟产生、分配及控制模块。

作为优选，级联时分复用积分滤波单元采用多级级联结构，每级时分复用积分滤波单元包括：两级流水线寄存器、保留进位加法器。

作为优选，级联时分复用梳状滤波单元采用多级级联结构，每级时分复用梳状滤波单元包括两级延迟寄存器和减法器。

本发明的有益效果如下：