[发明专利]一种半导体制作方法及半导体装置

说明书

技术领域

本发明涉及半导体制造方法，特别是涉及一种用于形成高深宽比的沟槽结构的半导体制作方法及半导体装置。

背景技术

制造高深宽比的半导体结构的阵列需要精确控制蚀刻速率、廓形(profileshapes)以及深宽比中的均匀性。当半导体工艺持续不断地加速微缩，控制工艺的整体表现变得更难以达到。作为一个范例，当使用先进/新型干式蚀刻技术时，控制在高深宽比的沟槽底部的凹槽整体性与均匀性是特别困难的。

不受控制的凹槽可以与不可预知的装置性能相关，造成不足的品质控制以及较高的制造成本。由于装置的所有区域的深宽比并非均匀的，当同时被制造的装置中需要不同的凹槽尺寸时，此问题变得更复杂。

在高深宽比的结构的情况下，当显示或需要过度蚀刻的程度时，问题可显现出来，如一些区域中过深的凹槽和/或蚀刻关键尺寸(EtchedCriticalDimension,ECD)中不想要的缩小，例如在其他的区域中。举例来说，过度蚀刻可不期望地在特定情况或区域中缩小底部ECD。通常沟槽中较大数量的过度蚀刻可以产生过分加深的凹槽于下方的氧化物中，甚至伴随着不期望地缩小底部ECD。

先前技术中存在对于用来减少过度蚀刻对凹槽深度的影响的方法的需求，无论过度蚀刻是无意地发生或经过设计的。因此进一步需要一种当过度蚀刻发生时防止底部ECD缩小的方法。

发明内容

本发明的目的在于，提供一种新的半导体制作方法及半导体装置，所要解决的技术问题是使其在过度蚀刻中可以控制凹槽深度以及底部蚀刻关键尺寸，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体制作方法，其包括以下步骤：提供一半导体膜堆叠，该半导体膜堆叠具有一第一氧化层、一停止层，该停止层覆盖该第一氧化层；形成多个聚合物，该些聚合物接近该停止层的一上表面，该些聚合物作用以抑制该停止层的蚀刻，从而避免蚀刻穿透出过深的深度至该停止层，并且避免一底部蚀刻关键尺寸的缩小。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的方法，其中提供该停止层的步骤包括提供一种包括一个或多个多晶硅、氧化物以及掺杂一个或多个碳与硼的氮化硅的停止层。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体制作方法，以形成高深宽比的沟槽于半导体膜堆叠中，其包括以下步骤：提供多个多晶硅和/或氧化物层于一介电层上，该介电层位于一基板上；配置一停止层与该些多晶硅和/或氧化物层的一底部接触，且该停止层具有不同于该些多晶硅和/或氧化物层的该底部的一组成,以使该停止层位于该些多晶硅和/或氧化物层与该介电层之间；以及实施一等离子体蚀刻以在该些多晶硅和/或氧化物层中形成多个沟槽，该实施步骤有效维持该些沟槽的一底部蚀刻关键尺寸的大小，且该实施步骤在该停止层中实质上并不产生一凹槽或在该停止层中产生可忽略的一凹槽。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的方法，其中实施该等离子体蚀刻产生一凹槽，该凹槽在该些多晶硅和/或氧化物层的该底部向下地延伸一距离，该距离小于当该停止层不存在时实施该等离子体蚀刻所产生的一距离。

本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种半导体制作方法，以形成具有高深宽比的沟槽的半导体装置，其包括以下步骤：提供一停止层；提供交替的多个氧化物/多晶硅层，该些氧化物/多晶硅层配置于该停止层上；使用一等离子体过度蚀刻,以在该停止层上形成该些沟槽，该等离子体与该停止层反应以形成一个或多个聚合物，该或该些聚合物限制该过度蚀刻的范围，从而避免在该停止层中形成一凹槽，其中该过度蚀刻是用以维持该些沟槽的一底部蚀刻关键尺寸的大小。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的方法，其中该停止层是由一碳掺杂材料所形成。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体装置，其包括多个堆叠条，其中各个堆叠条包括：一底部停止层；一个或多个介电层；以及一个或多个导电层，该些介电层与该些导电层交替排列形成于该底部停止层上。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体装置，其中该底部停止层包括一个或多个多晶硅、氧化硅以及掺杂一或多个碳与硼的氮化硅。