[发明专利]嵌入式锗硅器件及其制作方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种嵌入式锗硅器件及其制作方法。

背景技术

随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。

在半导体器件CMOS沟道区域施加应力可以提高CMOS载流子的迁移率。在制备CMOS的过程中，在CMOS的源漏区进行外延锗硅(e-SiGe)以对衬底的沟道处施加压应力(即采用嵌入式硅锗技术来通过嵌入式的硅锗形成源区或漏区，从而对沟道区施加应力)，使PMOS性能提高，并且对于PMOS，e-SiGe技术是使沟道所受应力提升的最有效的方法。研究发现SiGe越接近沟道就越能施加大的应力，使得PMOS的性能获得更大的提升，为此，现有技术中设计了多种工艺方法及流程，例如在28nm技术节点，主流的-SiGe技术是依靠湿法刻蚀对Si不同晶面的选择性(请参考US2012/0319168 A1)来形成Σ状的e-SiGe形貌，请参考图1，图1示意性地示出了衬底中形成的“∑”形凹槽的截面。在该截面图中，衬底100的表面130、凹槽侧壁的上半部分140和下半部分150、以及凹槽底部180的延长线160(用虚线表示)形成“∑”形。

但是目前在形成e-SiGe过程中存在很多挑战，其中最大的一个问题是在刻蚀衬底形成的凹槽中外延生长e-SiGe时，e-SiGe在凹槽侧壁和底部存在较大差别的生长选择性，导致外延SiGe与沟道的距离达不到28nm技术节点以下产品要求。

因此，需要一种新的嵌入式锗硅器件及其制作方法，以避免部分上述缺陷。

发明内容

本发明的目的在于提供一种嵌入式锗硅器件及其制作方法，能够优化嵌入锗硅的形貌，使其更加接近沟道，提升有效应力。

为解决上述问题，本发明提出一种嵌入式锗硅器件的制作方法，包括以下步骤：

在一半导体衬底上依次形成栅极介电层、栅极以及围绕在所述栅极和栅极介电层两侧的侧墙；

以所述栅极和侧墙为掩膜，刻蚀所述半导体衬底的源/漏区以形成一定深度的第一凹槽；

在第一凹槽中嵌入第一锗硅，所述第一锗硅能覆盖第一凹槽底部的半导体衬底而露出第一凹槽侧壁上的半导体衬底；

采用晶向选择性刻蚀工艺部分刻蚀露出所述第一凹槽侧壁上的半导体衬底，形成Σ状的第二凹槽，所述第二凹槽相比第一凹槽更接近栅极；

在所述第二凹槽中嵌入第二锗硅。

进一步的，在第一凹槽中嵌入第一浓度的第一锗硅的过程包括：

在所述第一凹槽中填满第一浓度的第一锗硅；

回刻蚀所述第一锗硅以形成第三凹槽，所述第三凹槽能露出第一凹槽侧壁上的半导体衬底，而保留第一凹槽底部的预定义厚度的第一锗硅。

进一步的，所述第一凹槽的深度大于(埃米)。

进一步的，所述第一凹槽的深度为

进一步的，所述第一锗硅最终覆盖在第一凹槽底部上的预定义厚度大于

进一步的，所述第一锗硅和第二锗硅中锗的浓度相同或不同。

进一步的，所述半导体衬底表面的择衬底100的表面的晶面族为{100}，第一凹槽底部和侧壁由正交的晶面族{100}和{110}组成。

进一步的，所述晶向选择性刻蚀工艺所用的刻蚀液主要由Tetramethyl ammonium hydroxide(TMAH)组成，在<111>晶向上的刻蚀速率低于其他晶向。

本发明还提供一种嵌入式锗硅器件，包括：

半导体衬底，

依次形成于半导体衬底上的栅极介电层、栅极，

形成于栅极至少一侧的半导体衬底中的第一凹槽和形成于第一凹槽侧壁的Σ状的第二凹槽；以及

填充所述第一凹槽底部的第一锗硅和填充第一锗硅上表面的第一凹槽以及第二凹槽的第二锗硅，用于形成PMOS器件的源/漏极。

进一步的，所述第一凹槽的深度大于所述第一锗硅的厚度大于且所述第一锗硅和第二锗硅中锗的浓度相同或不同。