[发明专利]一种低损耗、高电阻率Bi4Ti3O12基无铅压电陶瓷的制备方法

说明书

技术领域

本发明涉及铁电体陶瓷领域，特别是一种低损耗、高电阻率Bi₄Ti₃O₁₂基无铅压电陶瓷的制备方法。

背景技术

钛酸铋(Bi₄Ti₃O₁₂)及其掺杂铁电材料因其高的电阻率、良好的抗疲劳特性、高介电常数和较高的居里温度、对环境友好等特点，特别适用于制备铁电存储器和高温压电陶瓷器件，受到人们的广泛关注。在结构上，Bi₄Ti₃O₁₂属于Aurivillius层状结构，在纵轴(c轴)方向上两个相邻的(Bi₂O₂)²⁺层中间夹有三层(Bi₂Ti₃O₁₀)^2-结构。在电学方面，Bi₄Ti₃O₁₂(BIT)是m＝3的一种典型铋层状结构铁电体化合物。在高于居里点(T_c＝675℃)以上的温度时，其晶体属于四方晶系顺电相结构；低于T_c正时对应单斜晶系铁电相，为m点群，接近正交相结构，可以用赝正交晶系来描述，其晶胞参数a＝0.5448nm、b＝0.5411nm、c＝3.283nm；即在常温(300K)以下具有很好的铁电特性。由于其具有较高的居里温度、良好的铁电性等特点，特别适用于制备压电陶瓷。BIT作为一种良好的铁电压电材料，虽然在a-b平面内虽然具有高的自发极化强度P_s，但由于晶体结构的各向异性，它在该平面内的电导率较高、矫顽场较大，使得BIT陶瓷材料很难极化获得压电活性，限制了其应用。要使BIT基陶瓷材料得到广泛的应用，首先需要考虑的是材料的极化。BIT的电导率很高，且存在明显的各向异性，在高极化面(a-b平面)内的电导率比较高，很难极化；所以压电活性低，极大程度的限制了应用。据研究表明，BIT是一种p型材料，许多的研究都是围绕采用高价离子(V⁵⁺,Nb⁵⁺,W⁶⁺)施主掺杂取代Ti⁴⁺来提高BIT的电阻率。目前，国内外对这 种掺杂BIT的研究主要集中在采用这种高价离子掺杂制备陶瓷，从而降低电导率(即提高电阻率)来降低其极化条件。

除此之外，作为压电材料BIT与一般钙钛矿铁电体中允许自发极化三维转向不同，在铋层状结构化合物中自发极化仅在a-b二维平面内转向。BIT在a-b平面内虽然具有较高的P_s，但由于晶体结构的各向异性，陶瓷的晶粒形貌、尺寸的差异，导致晶粒之间不能紧密的堆积；从而形成的气孔成为材料介电损耗大的主要原因。在应用中压电材料在电场作用下由于发热而造成能量的损失，产生介电损耗。介电损耗包括电导损耗、结构损耗及松弛质点的极化损耗等。较高的介电损耗会使压电元件在工作过程中很大部分的电能转化为热能，引起材料的退极化，压电性能丧失，甚至元件发热损坏。所以提高电阻率、降低压电材料的介电损耗成为本发明的意义所在。

发明内容

本发明的目的是解决现有技术中存在的问题，提供一种提高材料电阻率易极化、有效降低介电损耗的低损耗、高电阻率Bi₄Ti₃O₁₂基无铅压电陶瓷的制备方法。

本发明采用的技术方案是：包括以下步骤：

步骤(1)，将氧化铋Bi₂O₃和二氧化钛TiO₂按照摩尔比为(2～3):(3～4)混合配料后得到粉体A，进行球磨；

步骤(2)，将步骤(1)中球磨后的粉体A进行干燥、研磨、压块后预烧，再次研磨得到Bi₄Ti₃O₁₂粉体；

步骤(3)，在步骤(2)得到的Bi₄Ti₃O₁₂粉体中加入Fe₂O₃混合均匀得到粉体B，其中Bi₄Ti₃O₁₂和Fe₂O₃的摩尔比为1：(0.01～0.2)，进行球磨；