[发明专利]避免在单端口存储器设备中的写入冲突的方法和芯片

说明书

技术领域

本发明一般地涉及单端口存储器设备并且更具体地涉及一种在单端口存储器设备中的写入和读取冲突避免系统。

背景技术

单端口存储器设备仅可以允许一次一个写入或者读取操作。单端口存储器设备的示例可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。SRAM是易失性存储器，其中在关断向SRAM的功率供应时擦除存储的任何数据。SRAM单元经常由六个晶体管组成。四个晶体管组成存储逻辑一或者逻辑零的交叉耦合锁存器。其它两个晶体管用于在读取和写入操作期间访问SRAM单元。用于SRAM的访问速度与某些其它存储器比较而言快速，并因此经常用作高速缓存存储器和用于缓冲器。单端口存储器设备、诸如SRAM经常用作两个异步电路之间的缓冲器。

发明内容

在本公开的各种实施例中，描述了一种避免来自两个或者更多独立写入操作在单端口存储器设备中的写入冲突的方法。模块从第一数据发送器接收具有第一偶数据对象和第一奇数据对象的第一写入操作。该模块在与第一写入操作基本上相同的时间从第二数据发送器接收具有第二偶数据对象和第二奇数据对象的第二写入操作。延迟第二写入操作，使得第一偶数据对象在与第二偶数据对象向第一单端口存储器设备进行写入不同的时间向第一单端口存储器设备进行写入。延迟第二写入操作，使得第一奇数据对象在与第二奇数据对象不同的时间向第二单端口存储器设备进行写入。向相应的第一单端口存储器设备和第二单端口存储器设备写入第一偶数据对象和第一奇数据对象。向相应的第一单端口存储器设备和第二单端口存储器设备写入第二偶数据对象和第二奇数据对象。

在其它各种实施例中，描述了一种半导体芯片。该半导体芯片包括模块。该模块包括被配置为存储第一偶数据对象和第二偶数据对象的第一单端口存储器设备。该模块还包括被配置为存储第一奇数据对象和第二奇数据对象的第二单端口存储器设备。该模块被配置为从第一数据发送器接收具有第一偶数据对象和第一奇数据对象的第一写入操作。该模块还被配置为在与第一写入操作基本上相同的时间从第二数据发送器接收具有第二偶数据对象和第二奇数据对象的第二写入操作。该模块可以延迟第二写入操作，使得第一偶数据对象在与第二偶数据对象向第一单端口存储器设备进行写入不同的时间向第一单端口存储器设备进行写入。该模块还可以延迟第二写入操作，使得第一奇数据对象在与第二奇数据对象不同的时间向第二单端口存储器设备进行写入。该模块可以向相应的第一单端口存储器设备和第二单端口存储器设备写入第一偶数据对象和第一奇数据对象并且向相应的第一单端口存储器设备和第二单端口存储器设备写入第二偶数据对象和第二奇数据对象。

在更多其它各种实施例中，描述了一种避免来自两个或者更多独立读取操作请求的从单端口存储器设备的读取冲突的方法。从第一读取请求器接收对于第一偶数据对象和第一奇数据对象的第一读取请求。在与接收第一读取请求基本上相同的时间从第二读取请求器接收对于第二偶数据对象和第二奇数据对象的第二读取请求。从第一单端口存储器设备读取第一偶数据对象。在与从第一单端口存储器设备读取第一偶数据对象基本上相同的时间从第二单端口存储器设备读取第二奇数据对象。从第一单端口存储器设备读取第二偶数据对象。在从第一单端口存储器设备读取第二偶数据对象基本上相同的时间从第二单端口存储器设备读取第一奇数据对象。

附图说明

将参照附图从以下具体描述中更好地理解实施例，在附图中：

图1图示根据实施例的半导体芯片的框图，在该半导体芯片上，支持单端口存储器设备的模块被配置为避免写入冲突和读取冲突。

图2图示根据实施例的模块的框图，单端口存储器设备位于该模块上，并且该模块被配置为避免在单端口存储器设备上的写入和读取冲突。

图3图示根据实施例的通过图2的模块的数据对象流的定时图。

图4图示根据实施例的用于避免在单端口存储器设备中的写入冲突的流程图。

图5图示根据实施例的模块的框图，在该模块上，单端口存储器设备被配置为避免数据对象的写入冲突，其中数据对象未被划分成子数据对象。

图6图示根据实施例的发送写入操作的数据发送器的起动逻辑。

图7图示根据实施例的通过诸如图5的模块这样的模块的数据对象流的定时图。

图8图示根据实施例的用于在模块、诸如图5的模块中避免在单端口存储器设备中的写入冲突的方法的流程图。

图9图示根据各种实施例的用于图5的模块的读取操作电路。

具体实施方式