[发明专利]QC变换BC21的电路单元在审
| 申请号： | 201410648028.6 | 申请日： | 2014-11-14 |
| 公开（公告）号： | CN104320126A | 公开（公告）日： | 2015-01-28 |
| 发明（设计）人： | 郎燕峰 | 申请（专利权）人： | 浙江工商大学 |
| 主分类号： | H03K19/0948 | 分类号： | H03K19/0948 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 310012 浙*** | 国省代码： | 浙江;33 |
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| 摘要： | |||
| 搜索关键词： | qc 变换 bc21 电路 单元 | ||
1.一种将四值时钟转换为二值时钟的CMOS电路，它有一个四值时钟输入端(QC)和一个二值时钟输出端(BC)，该电路的特征在于：它包括三个阈0.5的NMOS管(N1、N2和N4)、两个阈1.5的NMOS管(N3和N6)、一个阈2.5的NMOS管(N5)、三个阈-0.5的PMOS管(P2、P3和P5)、两个阈-1.5的PMOS(P1和P6)管和一个阈-2.5的PMOS管(P4)，所述MOS管P1、N3、P4、N4、P5、P6、N5和N6的栅极与电路输入端(QC)相接，MOS管P2、P5和P6的源极与电平逻辑值3的电压源相接，N4、N5和N6的源极与电源地相接，N2和N3的源极与电平逻辑值1的电压源相接，N1和P1的源极与电平逻辑值2的电压源相接，P4和N4的漏极与P3的栅极相接，P3的源极与N3的漏极相接，N1的漏极与P2的源极相接，P5和N5的漏极与N1的栅极相接，P6和N6的漏极与P2和N2的栅极相接，P1、P2、P3和N2的漏极相接作为电路的输出端(BC)；其功能是把一个周期内电平逻辑值切换次序为0→1→2→3→2→1→0的四值时钟转换为一个周期内电平逻辑值切换次序为2→1→2的二值时钟输出。
2.根据权利要求1所述的四值时钟转换二值时钟的电路，其特征在于：在一个CMOS电路中，能把四值时钟电平逻辑值0和2转换为二值时钟电平逻辑值2且能把四值时钟电平逻辑值1和3转换为二值时钟电平逻辑值1；其电路开关级表达式为
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