[发明专利]ROM工艺映射的处理方法

说明书

本发明提供了一种ROM工艺映射的处理方法，包括：从以硬件描述语言为格式的源描述中识别出ROM的基本结构；根据识别出的ROM的基本结构，构建ROM的控制数据流图节点；根据构建的ROM的控制数据流图节点，将所述ROM映射到映射库中的目标ROM单元。本发明通过ROM识别和映射，实现了FPGA RTL综合中行为级ROM描述到ROM目标工艺库的映射，使得处理后的ROM在FPGA的ROM宏单元上实现，达到和Synplify综合工具相同的效果。

技术领域

本发明涉及集成电路设计领域，尤其涉及一种对FPGA RTL综合中ROM工艺映射的处理方法。

背景技术

FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。当前FPGA(Field Programmable Gate Arrays)的EDA发展技术主要掌控在几大FPGA和EDA厂商，如Xilinx，Altera，Synopsis等，国内的技术发展还处在紧随其后和模仿的阶段。其中RTL(Register-Transfer-Level)综合是FPGA EDA工具中的重要一环。

FPGA的RTL综合工具包含对基本单元和宏单元两类结构的综合，其中宏单元包括RAM(Random-Access-Memory)存储器，ROM(Read-Only-Memory)存储器，DSP(Digital-Signal-Processor)，MCU(Micro-Control-Unit)等。宏单元综合主要分为两个部分：识别和映射，识别是从源文件中识别出宏单元结构，该宏单元结构映射到目标FPGA的宏单元结构上。

在已公开的相关技术中，关于RTL级存储器的研究主要分为三个分支：第一个分支主要研究存储器的高级综合，着眼于高级综合中的多层次存储器架构生成，主要面向ASIC，探讨生成何种RAM描述而不涉及具体实现；第二个分支主要研究RTL级存储器翻译转化成逻辑存储器；第三个分支主要研究逻辑存储器映射到基于目标工艺库的存储器，即存储器的工艺映射。这些研究都是针对RAM存储器的成果，目前还没有关于ROM类型存储器研究的公开发表。

针对FPGA片上ROM的综合已经广泛集成于FPGA RTL综合工具中，如Synopsis的Synplify和Xilinx的XST等，但相关文档只有用户级的使用手册，侧重介绍ROM不同的RTL级描述与目标FPGA中ROM类型的映射关系，具体综合的技术实现细节不公开。而在实际应用中并没有公开的技术来解决次问题。

因此，希望提出一种对FPGA RTL综合中ROM工艺映射的处理方法。

发明内容

本发明提供了一种对FPGA RTL综合中ROM工艺映射的处理方法。

根据本发明的一个实施例，提供了一种ROM工艺映射的处理方法，包括：

a)从以硬件描述语言为格式的源描述中识别出ROM的基本结构，所述基本结构包括if else结构、case结构；

b)根据识别出的ROM的基本结构，构建ROM的控制数据流图节点；

c)根据构建的ROM的控制数据流图节点，将所述ROM映射到映射库中的目标ROM单元。

与现有技术相比，采用本发明提供的技术方案具有如下优点：通过识别ROM基本结构，然后由此构建ROM的控制数据流图节点，由此将所述ROM映射到映射库中的目标ROM单元，实现了FPGARTL综合中行为级ROM描述到ROM目标工艺库的映射，使得处理后的ROM在FPGA的ROM宏单元上实现，达到和Synplify综合工具相同的效果。

附图说明