[发明专利]一种扫描测试锁存器宏单元及扫描测试方法

说明书

技术领域

本发明涉及一种扫描测试宏单元和扫描测试方法，特别是一种扫描测试锁存器宏单元和扫描测试方法，属于半导体数字集成电路设计和测试领域，主要应用于半导体数字集成电路的结构化测试过程。 

背景技术

随着半导体数字集成电路的不断发展和进步，如何在合理的时间和成本开销下，对规模日益增长的百万门级、千万门级甚至更大规模的的数字集成电路进行充分和有效的测试，逐渐成为最困难而且耗时的设计任务之一。当电路规模超过10万门时，手工编写的(面向功能的)测试向量的开发时间就会超过实际器件本身的设计时间。因此可测性设计技术(Design For Test，DFT)逐渐受到工程师的重视和应用。 

扫描测试方法是DFT技术中非常重要的一项方法，该方法通过在设计过程中，将所有时序元件(例如触发器)替换为扫描时序元件，并将所有的扫描时序元件在测试时连接成为一条“扫描链”，使原本难以测试的时序电路在测试时表现出容易测试的组合逻辑的特性，并且更方便使用电子设计自动化(Electronic Design Automation，EDA)工具完成结构化的自动测试向量生成(Automatic Test Pattern Generation，ATPG)。通过在普通的数字时序电路中插入扫描链并且使用ATPG工具产生测试向量，不仅大幅度缩减了测试开发的时间和人力，而且生成的结构化的测试向量能够针对特定的故障类型(例如固定故障，Stuck-At Fault)达到极高的故障覆盖率，可达95％甚至98％以上。这，时传统的测试向量开发远远无法达到的。 

但是目前业界的可测性设计工具在实现扫描测试方法时，主要面向的是沿触发类的时序元件(D触发器)，通过Mux-Scan的方法，在D触发器的数据输入端D端增加Mux多路选择器，用外部端口来控制在功能态和测试态时，D 触发器的D端是正常的前级逻辑输出还是逐级串联为扫描链中的前级D触发器的输出。目前业界针对D触发器的扫描测试开发已经形成了非常成熟的流程，不仅有EDA供应商提供成熟的扫描链集成工具、ATPG向量生成工具和时序分析工具，各大工艺厂商也早已在其标准单元工艺库中提供了定制好的扫描D触发器单元。 

而对于采用锁存器单元为主要的时序元件的电路来说则是另外一种情况。首先，在目前主流的Mux-Scan设计方法学中，锁存器单元的处理方式是通过控制端口的测试使能信号使得锁存器单元“透明化”，减轻通过锁存器单元造成的错误传输影响，但这种方式无法检测到锁存器单元本身是否存在故障。此外，这种处理方式的前提考虑就是电路中的时序元件是以D触发器为主，个别锁存器单元的“透明化”不会对整体的故障覆盖率造成太大影响。而当一个数字电路的绝大部分，甚至是所有的时序元件都是由锁存器单元构成时，这种处理方式显然是无法胜任对电路进行有效测试的任务的。 

其次，EDA供应商目前提出的针对锁存器单元的扫描测试方法学，即基于电平敏感扫描设计(Level Sensitive Scan Design，LSSD)方法的扫描测试方法学存在着较大的不足，该方法通过为锁存器增加一个从锁存器(slave latch)，并且增加两个独立时钟的方法，实现对原始锁存器的替换，并形成扫描链。但该方法学存在两方面的问题：第一，插入扫描链后，功能态和时序态的分析变得极为复杂，对于后续设计中的时序分析、布局布线和ATPG向量生成均有较大影响；第二，目前的EDA工具对于LSSD扫描方法实际上并没有太好的支持，工艺厂商也极少提供定制的LSSD锁存器单元，实现起来难度较大。 

基于上述考虑，针对基于锁存器单元的数字集成电路设计(时序单元绝大部分或者全部采用锁存器单元的设计)，需要一种既能够利用现有Mux-Scan的EDA工具和工艺库单元完成扫描链插入，又能够保证电路的故障覆盖率的可测性设计方法。 

发明内容

本发明的技术解决的问题是：克服现有的基于锁存器的可测性设计方法在故障覆盖率和设计复杂度上的不足，提出了一种扫描测试锁存器宏单元和扫描测试方法，该发明针对锁存器单元的Mux-Scan扫描测试，既可以利用现有的针对D触发器单元的扫描测试方法学和EDA工具，简化设计流程，又可以保证极高的故障覆盖率。 

本发明的技术解决方案是：一种扫描测试锁存器宏单元，包括：两个锁存器、一个反相器和两个多路选择器； 

所述两个锁存器分别为测试锁存器和功能锁存器；两个多路选择器分别为第一多路选择器和第二多路选择器；