[发明专利]一种改善直接锁相调频发射器FSK调制特性的数字处理装置

说明书

技术领域

本发明涉及数字信号处理技术，尤其是对用直接锁相调频发射器实现FSK调制前的数字基带信号进行处理的一种装置。

背景技术

公知的直接锁相调频发射器，除了可以传输模拟基带信号外，也可以用作FSK调制发射器，用来传输数字基带信号。用作FSK调制的直接锁相调频发射器，要求待传输的数字基带信号的最低频率分量高于锁相环的环路滤波器带宽3倍以上。这就使直接锁相调频发射器的环路滤波器带宽必须低至几十赫兹，甚至几赫兹。直接锁相调频发射器的环路滤波器带宽越低，其抗振动性能越差，为满足直接锁相调频发射器抗振动性能的指标要求，需要直接锁相调频发射器具有较宽的环路滤波器带宽。

发明内容

为了克服现有技术的不足，本发明提供一种数字信号处理装置，可以使直接锁相调频发射器对低码率的数字基带信号进行FSK调制，不受环路滤波器带宽限制。

本发明解决其技术问题所采用的技术方案是：包括滤波缓冲模块、倍频模块和编码模块。

所述的滤波缓冲模块接收外部数字基带信号时钟fs和外部数字基带信号，经移位寄存器滤波缓存后分别输出至倍频模块和编码模块；

所述的倍频模块接收滤波缓冲模块滤波后的时钟，经倍频模块内锁相环倍频后输出倍频后的时钟nfs至编码模块；

所述的编码模块接收滤波缓冲模块滤波后的数字基带信号，输出编码后的数字基带信号至直接锁相调频发射器中压控振荡器的电压调谐端，实现FSK调制。

所述的编码模块通过两组码长为n的已知序列对外部数字基带信号的0或1进行编码，编码后的数字基带信号的码率为nfs，且满足其中，f_PLL为在锁相环环路相位裕量45°时直接锁相调频发射器环路滤波器带宽，m为两组码长为n的已知序列的连接组合后，其内最长的连0或连1码元个数和。

所述的滤波缓冲模块、倍频模块和编码模块集成在FPGA芯片内部。

本发明的有益效果是：由于采用了数字处理装置，解决了直接锁相调频发射器环路滤波器带宽和数字基带信号码率之间的矛盾，使得环路滤波器带宽较宽的直接锁相调频发射器可以传输任意低码率的数字基带信号。本发明克服了现有直接锁相调频发射器环路滤波器带宽较低的不足，同时解决了待传输的数字基带信号码率受环路滤波器带宽限制的影响。

附图说明

图1是实施例的示意图；

图中，1-外部数字基带信号时钟fs，2-外部数字基带信号，3-滤波缓冲模块，4-滤波后的时钟，5-滤波后的数字基带信号，6-倍频模块，7-编码模块，8-倍频后的时钟nfs，9-编码后的数字基带信号。

具体实施方式

下面结合附图和实施例对本发明进一步说明，本发明包括但不仅限于下述实施例。

本发明在FPGA芯片内部对外部数字基带信号进行数字处理，按功能分为滤波缓冲模块、倍频模块、编码模块等。

所述的滤波缓冲模块与倍频模块和编码模块连接；所述的倍频模块和编码模块连接。

所述的滤波缓冲模块功能：接收外部数字基带信号时钟fs和外部数字基带信号，经移位寄存器滤波缓存后分别输出至倍频模块和编码模块。

所述的倍频模块功能：接收滤波缓冲模块滤波后的时钟，经倍频模块内锁相环倍频后输出倍频后的时钟nfs至编码模块。

所述的编码模块功能：接收滤波缓冲模块滤波后的数字基带信号，经编码处理后输出编码后的数字基带信号至直接锁相调频发射器中压控振荡器的电压调谐端，实现FSK调制。

所述的编码模块，通过两组码长为n的已知序列对外部数字基带信号的0或1进行编码，编码后的数字基带信号的码率为nfs，且满足

式(1)中，f_s为外部数字基带信号时钟，单位kHz；

f_PLL为在锁相环环路相位裕量45°时，直接锁相调频发射器环路滤波器带宽，单位kHz；

n为外部数字基带信号时钟fs的倍频次数，也是编码模块中已知序列的码长，取值2，3，……，N；

m为两组码长为n的已知序列的连接组合后，其内最长的连0或连1码元个数和。

装置实施例：

参照图1，1-外部数字基带信号时钟fs，2-外部数字基带信号，3-滤波缓冲模块，4-滤波后的时钟，5-滤波后的数字基带信号，6-倍频模块，7-编码模块，8-倍频后的时钟nfs，9-编码后的数字基带信号。