[发明专利]一种阵列基板及液晶显示面板有效

专利信息
申请号: 201410620911.4 申请日: 2014-11-05
公开(公告)号: CN104330932A 公开(公告)日: 2015-02-04
发明(设计)人: 姜佳丽;施明宏 申请(专利权)人: 深圳市华星光电技术有限公司
主分类号: G02F1/1343 分类号: G02F1/1343;G02F1/1333
代理公司: 深圳市威世博知识产权代理事务所(普通合伙) 44280 代理人: 何青瓦
地址: 518000 广东省深圳市光明新区公*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 阵列 液晶显示 面板
【说明书】:

技术领域

发明涉及液晶显示技术领域,特别是涉及一种阵列基板及液晶显示面板。

背景技术

液晶显示面板具有可视角度大、响应速度快、色彩还原准确、功耗低等优点,为目前市场主流的显示面板。

驱动液晶显示面板显示时,通常是采用行扫描方式进行驱动,每个扫描时刻由扫描驱动器施加扫描信号至一条扫描线中以驱动一行开关器件打开,然后数据驱动器施加显示信号至一行像素电极中以实现液晶显示面板的画面显示。

在驱动电路中,扫描线的两端通常各自连接扫描驱动器,扫描信号是由扫描线两端的扫描驱动器输入。然而,由于扫描线的信号的阻容延迟(RC Delay),导致输入至扫描线的扫描信号波形发生失真,即从扫描线两端输入的原本波形正常的扫描信号在向扫描线的中间传输时,受扫描线的RC Delay影响,扫描信号会逐渐减小,在传输到中间的扫描线时扫描信号的减小程度尤为严重,从而导致液晶显示面板中间的像素电极的充电率降低,使得液晶显示面板中间的像素电极的电压低于液晶显示面板两侧边的像素电极的电压,造成液晶显示面板的中间区域的亮度低于两侧边区域的亮度,即出现液晶显示面板“两侧发白”的现象,降低液晶显示面板亮度的均匀性。

发明内容

本发明主要解决的技术问题是提供一种阵列基板及液晶显示面板,能够提高画面亮度的均匀性。

为解决上述技术问题,本发明采用的一个技术方案是:提供一种阵列基板,所述阵列基板上形成有矩阵排列的多个像素电极,每个所述像素电极上形成有多个凸起结构;其中,在一行像素电极中,两端的像素电极上的凸起结构间的距离大于中间的像素电极上的凸起结构间的距离。

其中,在一行像素电极中,凸起结构间的距离由中间的像素电极至两端的像素电极依次递增。

其中,在一行像素电极中,凸起结构的大小由中间的像素电极至两端的像素电极依次递减,以使得所述凸起结构间的距离由中间的像素电极至两端的像素电极依次递增。

其中,在一行像素电极中,凸起结构间的距离由中间的像素电极至两端的像素电极每间隔预定距离逐级递增,所述预定距离内至少包括两个像素电极,且在同一所述预定距离内的像素电极上的凸起结构间的距离相等。

其中,所述阵列基板包括绝缘层,所述像素电极为整片的透明电极层,并覆盖于所述绝缘层上,所述绝缘层设置有多个凸起区域,以使得所述像素电极上形成有多个所述凸起结构。

其中,所述凸起结构的截面形状为三角形。

为解决上述技术问题,本发明采用的另一个技术方案是:提供一种液晶显示面板,包括阵列基板、彩色滤光基板以及位于所述阵列基板和所述彩色滤光基板之间的液晶层;所述阵列基板上形成有矩阵排列的多个像素电极,每个所述像素电极上形成有多个凸起结构;其中,在一行像素电极中,两端的像素电极上的凸起结构间的距离大于中间的像素电极上的凸起结构间的距离。

其中,在一行像素电极中,凸起结构间的距离由中间的像素电极至两端的像素电极依次递增。

其中,在一行像素电极中,凸起结构的大小由中间的像素电极至两端的像素电极依次递减,以使得所述凸起结构间的距离由中间的像素电极至两端的像素电极依次递增。

其中,所述阵列基板包括绝缘层,所述像素电极为整片的透明电极层,并覆盖于所述绝缘层上,所述绝缘层设置有多个凸起区域,以使得所述像素电极上形成有多个所述凸起结构。

本发明的有益效果是:区别于现有技术的情况,本发明的阵列基板中,像素电极上形成有多个凸起结构,在一行像素电极中,通过使两端的像素电极上的凸起结构间的距离大于中间的像素电极上的凸起结构间的距离,由此可使得两端的像素电极处的电场强度低于中间的像素电极处的电场强度,而电场强度越弱,对液晶分子的控制能力越低,液晶的偏转程度也越低,因此在施加电压时两端的像素电极处对应的液晶分子的偏转程度低于中间的像素电极处对应的液晶分子的偏转程度,从而可以使得两端处的液晶分子对光线的透过率低于中间处的液晶分子对光线的透过率,通过降低两侧液晶分子对光线的透过率,以抵消两侧画面由于扫描信号延迟问题所造成的过高亮度,进而使得两侧画面亮度和中间画面亮度之间的差异变小,甚至趋近于相同,由此可提高画面亮度的均匀性。

附图说明

图1是本发明阵列基板一实施方式的结构示意图;

图2是图1的阵列基板沿CD方向的截面图;

图3是本发明阵列基板另一实施方式的结构示意图;

图4是图3的阵列基板沿EF方向的截面图;

图5是本发明阵列基板又一实施方式的结构示意图;

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