[发明专利]肖特基势垒二极管及其制备方法在审

专利信息
申请号: 201410617970.6 申请日: 2014-10-31
公开(公告)号: CN105633172A 公开(公告)日: 2016-06-01
发明(设计)人: 郭涵;郑晨焱 申请(专利权)人: 中航(重庆)微电子有限公司
主分类号: H01L29/872 分类号: H01L29/872;H01L29/06;H01L21/329
代理公司: 上海光华专利事务所 31219 代理人: 李仪萍
地址: 401331 重庆*** 国省代码: 重庆;85
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摘要:
搜索关键词: 肖特基势垒二极管 及其 制备 方法
【权利要求书】:

1.一种肖特基势垒二极管,其特征在于,所述肖特基势垒二极管包括:

第一导电类型的衬底;

第一导电类型的双外延层,包括结合于所述衬底表面的第一外延层及结合于所述第一外 延层表面的第二外延层,所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度;

若干个沟槽结构,包括形成于所述双外延层中的沟槽,结合于所述沟槽内表面的介质层, 以及填充于所述沟槽内的导电材料;

肖特基势垒层,形成于所述第二外延层之上;

正面电极,形成于所述肖特基势垒层表面;以及

背面电极,形成于所述衬底背面。

2.根据权利要求1所述的肖特基势垒二极管,其特征在于:所述衬底为N型重掺杂,所述 第一外延层及第二外延层为N型轻掺杂,且所述第二外延层的掺杂浓度大于所述第一外 延层的掺杂浓度。

3.根据权利要求1所述的肖特基势垒二极管,其特征在于:所述衬底的电阻率为不大于0.01 ohm-cm,所述第一外延层及第二外延层的厚度范围为2~30μm,掺杂浓度范围为 1014~1017/cm3

4.根据权利要求1所述的肖特基势垒二极管,其特征在于:所述沟槽结构采用的导电材料为 N型重掺杂的多晶硅,掺杂浓度范围为1017~1021/cm3

5.根据权利要求1所述的肖特基势垒二极管,其特征在于:所述肖特基势垒层包含由Ti、 Pt、Ni、Cr、W、Mo、Co中的至少一种金属所形成的金属硅化物。

6.根据权利要求1所述的肖特基势垒二极管,其特征在于:所述正面电极包括 AlSiCu/Ti/Ni/Ag多层金属膜,所述背面电极包括Ti/Ni/Ag多层金属膜。

7.一种肖特基势垒二极管的制备方法,其特征在于,包括步骤:

1)提供第一导电类型的衬底,于所述衬底表面形成包括第一外延层及第二外延层的 第一导电类型的双外延层,所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度;

2)于所述双外延层中形成若干个沟槽,于所述沟槽内表面形成介质层,然后于所述 沟槽内填充导电材料;

3)于所述双外延层表面形成肖特基势垒层;

4)于所述肖特基势垒层表面形成正面电极;

5)于所述衬底背面形成背面电极。

8.根据权利要求7所述的肖特基势垒二极管的制备方法,其特征在于:所述衬底为N型重 掺杂,其电阻率为不大于0.01ohm-cm,所述第一外延层及第二外延层为N型轻掺杂,其 掺杂浓度范围为1014~1017/cm3,且所述第二外延层的掺杂浓度大于所述第一外延层的掺杂 浓度。

9.根据权利要求7所述的肖特基势垒二极管的制备方法,其特征在于:步骤2)包括:

2-1)于所述双外延层中形成若干个沟槽;

2-2)在所述沟槽中生长所述介质层;

2-3)于所述沟槽中淀积N型重掺杂的多晶硅;

2-4)采用刻蚀或化学机械平坦化方法去除所述双外延层表面的多晶硅;

2-5)采用选择性刻蚀方法去除所述双外延层表面部分的所述介质层,露出所述双外 延层的表面。

10.根据权利要求7所述的肖特基势垒二极管的制备方法,其特征在于:步骤3)包括:

3-1)于所述双外延层上表面淀积肖特基金属层;

3-2)采用快速热退火工艺使所述肖特基金属层与所述双外延层反应形成金属硅化物, 作为所述肖特基势垒层。

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