[发明专利]一种双采样伪劈分结构快速数字校准算法

说明书

技术领域

本发明涉及高速、高精度模数转换技术领域，具体来讲，涉及一种双采样伪劈分结构快速数字校准算法。

背景技术

流水线ADC由于容易获得高速高精度等特点，被广泛应用于无线通信、CCD图像数据处理、超声监测等高速应用领域。但是，随着CMOS工艺的演进，器件尺寸按比例缩减、电源电压降低以及晶体管本征增益变低等因素的存在使得电路的非理想效应更加凸显，为高性能模数转换器的设计带来诸多困难。利用大规模数字电路在工艺、面积和功耗上的优势，减轻高性能ADC存在于架构、工艺、性能、面积、功耗等多方面的设计约束，即采用数字校准电路换取模拟电路系统的性能提升成为当前的研究热点。

由于工艺偏差以及环境温度变化，采样电容之间会有一定程度的相对偏差，运放的增益也不可能做到无穷即运放增益的有限性，等效为级间增益误差对模数转换器转换的精度产生影响。国内外已有若干针对流水线ADC级间增益误差校准的研究出现，国内如丁洋、王宗民等人发明的一种流水线ADC多比特子DAC电容失配校准方法(丁洋，王宗民，周亮.一种流水线ADC多比特子DAC电容失配校准方法.中国专利：201110362025.2，2011-11-15)；任俊彦和林楷辉等一种流水线ADC的数字后台校准电路(任俊彦，林楷辉，罗磊，余北，朱瑜，叶凡，许俊，李宁，李巍.一种数字后台校准电路.中国专利：200910195739.1，2009-09-16)，但这些方法要么需要中断ADC的正常操作，无法实现实时校准；要么实现后台校准，然而他们的校准速度却很慢。许多系统要求高精度ADC的校准技术快速、有效，如何提高校准算法的收敛速度是亟待解决的关键性问题。Roberto G.Massolini和Giovanni Cesura等采用LMS迭代法和拉格朗日内插技术实现快速校准(Roberto G.Massolini,Giovanni Cesura,Rinaldo Castello.A fully digital fast convergence algorithm for nonlinearity correction in multistage ADC[J].IEEE Transactions on Circuits and Systems II,2006,53(5):389-393.)，然而这种算法实现起来复杂，且校准精度有限。A.Imran和J.David A等人提出劈分(split)结构，将单个ADC劈分成两个结构相同、面积减半的ADC，在输出端用LMS迭代法估计误差(Imran Ahmed,David A.Johns.An11-Bit45MS/s Pipelined ADC With Rapid Calibration of DAC Errors in a Multibit Pipeline Stage[J].IEEE Journal of Solid-State Circuits,2008,43(7):1626-1637.)，然而这种方案增加了ADC转换器的空间通道来实现增加ADC输出信号的采集，模拟电路实现复杂。

发明内容

本发明的目的在于克服现有技术的不足，提供一种双采样伪劈分结构快速数字校准算法，以期降低模拟电路的设计难度并保证系统的性能，电路消耗小，校准速度更快，且能进行高精度的校准。

本发明为解决技术问题采用如下技术方案：

本发明一种双采样伪劈分结构快速数字校准算法，是应用于由采样保持电路和由N级电路串联而成的流水级电路以及数字冗余电路组成的流水线ADC中，其特点是按如下步骤进行：

步骤1、所述采样保持电路接收外部的输入信号V_in[n]，并分别在t＝2n的偶时刻和t＝2n+1的奇时刻进行采样，获得偶时刻输出电压V_ish[2n]和奇时刻输出电压V_ish[2n+1]后传输至所述流水级电路；

步骤2、以所述流水级电路的第1级电路为被校准级电路，分别利用式(1)和式(2)对所述偶时刻输出电压V_ish[2n]和奇时刻输出电压V_ish[2n+1]进行转换，获得偶时刻数字输出信号D_OUT[2n]和奇时刻数字输出信号D_OUT[2n+1]：