[发明专利]锁存器和分频器

说明书

一种锁存器和分频器，所述锁存器包括：包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元，以及输入前馈控制单元，其中：所述第一逻辑单元具有第一控制端、第一输入端和第一输出端；所述第二逻辑单元具有第二控制端、第二输入端和第二输出端；所述输入前馈控制单元，适于根据输入所述第一输入端和第二输入端的输入信号，控制所述第一逻辑单元或者所述第二逻辑单元中电流通路的关闭。上述的方案可以消除锁存器在静态工作条件下的功耗，并同时降低动态工作条件下的动态功耗。

技术领域

本发明涉及半导体技术领域，特别是涉及一种锁存器和分频器。

背景技术

随着通信技术的发展，基于razavi结构锁存器实现的高速分频器，由于其具有速度快和带宽宽的优点，得到了广泛的应用。

二分频的高速分频器电路由两级锁存器构成，其中任一锁存器均为另一锁存器的后级单元。

但是，现有技术中的高速二分频器电路的锁存器在控制端输入的控制信号为低电平时，不论是在静态工作条件下，还是在动态工作条件下，均存在着电源到地线之间的电流通路。由上可知，现有技术中应用于高速分频器电路的锁存器存在着功耗较大的问题。

发明内容

本发明实施例解决的是如何降低高速二分频器电路的锁存器在静态和动态工作条件下的功耗。

为解决上述问题，本发明实施例提供了一种锁存器，所述锁存器包括：

包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元，以及输入前馈控制单元，其中：

所述第一逻辑单元具有第一控制端、第一输入端和第一输出端；

所述第二逻辑单元具有第二控制端、第二输入端和第二输出端；

所述输入前馈控制单元，适于根据输入所述第一输入端和第二输入端的输入信号，控制所述第一逻辑单元或者所述第二逻辑单元中电流通路的关闭。

可选地，所述输入前馈控制单元包括第一控制子单元、第二控制子单元、第三控制子单元和第四控制子单元中至少一种，其中：

所述第一控制子单元，适于当所述第一输入端和所述第二输入端输入的信号分别为低电平和高电平时，关闭所述第一逻辑单元中的电流通路；

所述第二控制子单元，适于当所述第一输入端和所述第二输入端输入的信号分别为高电平和低电平时，关闭所述第二逻辑单元中的电流通路。

可选地，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；其中：

所述第一晶体管和所述第二晶体管的源端分别与地线耦接，所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接，所述第一晶体管的漏端分别与所述第三晶体管和所述第五晶体管的漏端，以及所述第一输出端和所述第四晶体管的栅端耦接，所述第二晶体管的漏端分别与所述第四晶体管和所述第六晶体管的漏端，以及所述第二输出端和所述第三晶体管的栅端耦接，所述第三晶体管、所述第四晶体管、第五晶体管和所述第六晶体管的源端与电源耦接。

可选地，所述第一控制子单元包括第七晶体管，所述第七晶体管为NMOS管，其中：

所述第七晶体管的源端与所述第一晶体管的漏端耦接，栅端与所述第一输入端耦接，漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接。

可选地，所述第一控制子单元还包括第八晶体管，所述第八晶体管均为NMOS管，其中：

所述第八晶体管的源端与所述第二晶体管的漏端耦接，栅端与所述第二输入端耦接，漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接。