[发明专利]用于存储器时序测试的扫描链、扫描链构建方法和相应装置

说明书

本发明公开了一种构建用于存储器时序测试的扫描链的方法，包括：确定存储器的输入边界寄存器，根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所需的测试向量的数目N；基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N‑1)个连续的非边界寄存器；以及设置输入边界寄存器以及(N‑1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。还公开了如此构建的扫描链，以及相应的装置。由此，优化了测试向量的产生和加载过程，提高了测试效率。

技术领域

本发明涉及集成电路测试，特别是存储器时序测试，更具体地，涉及一种构建用于存储器时序测试的扫描链的方法和装置以及如此构建的扫描链。

背景技术

在集成电路的设计和生产过程中，为了保证产品的正确性，需要对集成电路进行多种测试。对于包含有存储器的集成电路，通常需要对其进行至少以下三种测试，即逻辑测试、存储器内建测试以及存储器接口测试。

图1示意性示出包含存储器的集成电路以及有关的几种测试。在图1中，集成电路包括存储器，该存储器典型地由随机存取存储器RAM阵列构成。在该存储器之外，集成电路还包括由多种电路设计元件构成的外部逻辑，例如触发器，寄存器，复用选择器(MUX)，以及由椭圆形示出的组合逻辑群，该组合逻辑群中可能包含大量的组合逻辑器件。此外，集成电路还可能包含BIST测试模块，该测试模块用于存储器的内建自测(Built-In-Self-Test)。一般地，BIST测试模块和存储器外部逻辑均连接到多路开关，经由多路开关的选择，连接到存储器的输入端。

在图1中，虚线箭头(dash-line arrow)指示逻辑测试的路径。逻辑测试主要针对存储器外部的故障(例如，延迟故障或转换故障)进行测试，因此，逻辑测试的测试路径主要覆盖存储器外部(存储器输入端和输出端之外)的各种元件，包括图1中示出的寄存器、触发器和组合逻辑群。

点划线箭头(dot-dash-line arrow)示出存储器内建测试的路径。存储器内建测试主要针对存储器内部的故障进行测试，因此，对应的测试路径是从BIST测试模块到存储器内部。在存储器内建测试模式下，通过BIST测试模块产生施加到存储器的测试向量。

双点划线箭头(double-dot-dash-line arrow)示出存储器接口测试，又称为存储器时序测试。该测试主要针对存储器接口处(输入端和输出端)的转换故障，因此，存储器时序测试的测试路径是从存储器的外部逻辑经由输入端到达存储器内部，以及从存储器内部经由输出端到达外部逻辑。

本文主要讨论存储器时序测试。

通过图1可以看到，在存储器时序测试中，测试向量经由测试路径加载到存储器。然而，通常，存储器时序测试的测试路径中包含大量的组合逻辑群(如图1中椭圆所示)。这些组合逻辑使得测试向量的产生、加载过程都更加复杂化。并且，时序测试的故障覆盖率也依赖于存储器接口和组合逻辑的复杂度。在组合逻辑较为复杂的情况下，测试的故障覆盖率相应地较低。此外，现有技术中的测试方法在可控性和可观测性上也存在不足。因此，希望提出新的方法，能够对以上不足有所改进。

发明内容

为了对现有技术中的不足有所改进，提出本发明的各个实施例。

根据本发明的第一方面的实施例，提供了一种构建用于存储器时序测试的扫描链的方法，包括：确定存储器的输入边界寄存器，所述输入边界寄存器是存储器的输入引脚所连接到的第一级寄存器；根据所述输入边界寄存器所连接到的存储器输入引脚的类型，确定所述输入边界寄存器所需的测试向量的数目N；基于所述数目N，布置扫描链，使得在所述扫描链中，在所述输入边界寄存器的上游且紧邻所述输入边界寄存器，存在至少(N-1)个连续的非边界寄存器；以及设置所述输入边界寄存器以及所述(N-1)个非边界寄存器的控制信号，使其在存储器时序测试模式下接收扫描测试输入作为测试向量。