[发明专利]带反馈路径的FPGA逻辑单元

说明书

本发明提供了一种带反馈路径的逻辑单元。该逻辑单元增加了上级级联结构到下级级联结构的反馈路径，通过少许面积增加，能够在不使用输入多路选择器的前提下，在逻辑单元内部实现“查找表‑寄存器‑查找表”以及“寄存器‑查找表‑寄存器”结构，降低了关键路径延时，增加了EDA工具映射、装箱的灵活度。

技术领域

本发明涉及集成电路行业可编程逻辑门阵列(FPGA)技术领域，尤其涉及一种带反馈路径的FPGA逻辑单元。

背景技术

现场可编程逻辑门阵列历经多年发展演变，成为电子电路系统、集成电路设计中的重要组成部分。现场可编程逻辑门阵列(FPGA)的基本逻辑单元模块，关系到FPGA性能、面积的优化，以及电子设计自动化(EDA)工具综合映射模型的建立。目前市面上的FPGA基本逻辑单元模块多采用孤岛式结构，即逻辑资源按阵列分布，布线资源将其相互连接。

传统的逻辑资源构成的“孤岛”的核心结构如图1所示，图中单元11称为逻辑阵列块(Logic Array Block，简称LAB)，共有m个输入端。LAB中包含n个逻辑单元(LogicElement，简称LE)12-1、12-2……12-n，以及左方与LE一一对应的n组输入多路选择器(Input Multiplexer，简称Input Mux)16-1、16-2……16-n。每组Input Mux包含k个(m+n)选1的多路选择器，产生的k个输出送给右边对应的LE中；n个LE的输出端通过反馈回路17对应的送到Input Mux16-1、16-2……16-n的输入端，和LAB的m个输入端进行选通。LE由一个k输入单输出的查找表(Look Up Table，简称LUT)13-1、13-2……13-n和一个寄存器(Register，简称REG)14-1、14-2……14-n级联组成。通过输出多路选择器(OutputMultiplexer，简称Out Mux)15-1、15-2……15-n选择把查找表13的输出或触发器14的输出送到LE输出端。

随着集成电路工艺不断进步，连线延时在关键路径延时中所占比例逐渐增大，因此EDA工具在进行FPGA的综合映射及布局布线时，总是尽可能把更多的资源装入LAB内部，减少互联通道的使用。为满足此类需求，LAB的规模不断扩大，表现在查找表LUT输入端个数k从初期的不到4增加到现在常见的6，从而导致LAB输入个数m和LE个数n做相应调整。根据Elias Ahmed和Jonathan Rose在文章“The Effect of LUT and Cluster Size on Deep-Submicron FPGA Performance and Density,”Very Large Scale Integration(VLSI)Systems，简称IEEE Transactions on,vol.12,no.3,pp.288-298,2004中所作的研究，m的最佳取值是：

而k的最佳取值为4到6，n的最佳取值是4到10。取k＝4，n＝10，则m＝22；取k＝6，n＝8，则m＝27。由此可知Input Mux是一组大扇入Mux，不论采用何种结构实现，或者复用部分输入端，延时都相当可观。因此设计者同样希望把更多的逻辑资源放到LE内部，尽可能绕过Input Mux的影响。