[发明专利]基于FPGA的优化布局结构的加法器的工艺映射方法

说明书

本发明涉及一种基于FPGA的优化布局结构的加法器的工艺映射方法，所述方法包括：在所述FPGA的一个逻辑单元LE的一个逻辑区LP中带进位链的四输入查找表LUT4C的两个输入端分别输入第一加法器的进位输入信号；所述LUT4C对输入的两个所述进位输入信号执行加法逻辑运算后输出和数和第一进位输出信号；将所述第一进位输出信号连接至第一加法器的进位输入端。通过利用一个LUT4C产生最低位的进位输入信号，使得进位链的起始位置不再受FPGA架构上的限制，而是可以位于LE的任意一个进位单元，由此实现了对芯片布局结构和面积的优化。

技术领域

本发明涉及集成电路技术领域，尤其涉及基于FPGA的优化布局结构的加法器的工艺映射方法。

背景技术

现场可编程门阵列(Field－Programmable Gate Array，FPGA)是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

加法是最常用的逻辑结构，FPGA内部之所以有算数逻辑结构主要是为了对加法的速率和实现进行优化。在FPGA内部，加法器通常由进位链(carry chain)实现。但是由于FPGA架构上的限制，一个n位全加器的最低位进位，通常只能从逻辑单元(Logic Element,LE)中最下方专用的进位输入端进入，使得一条进位链的起始位置必须位于LE的最下方，因此对布局产生了较大的限制。并且，一个LE所能实现的加法位数，是根据LE中能够用作加法计算的查找表(Look-Up-Table，LUT)，即带进位链的查找表LUT4C,来实现的。

如果所要计算的加法位数超出了一个LE中LUT4C的个数，则需要将低位的进位输出端连接到下一个LE的进位输入端，同样也是需要通过LE最下方专用的进位输入端进入。但是在一些情况下，当前的加法器可能仅占用下一个LE中的很少一部分LUT4C的资源，其余空闲的LUT4C的资源因为进位输入的限制，也无法用于另一个加法器的运算。

发明内容

本发明的目的是针对现有技术的缺陷，提供了一种基于FPGA的优化布局结构的加法器的工艺映射方法，通过利用一个LUT4C产生最低位的进位输入信号ci，使得进位链的起始位置不再受FPGA架构上的限制，而是可以位于LE的任意一个进位单元，由此实现了对芯片布局结构和面积的优化。此外，利用LUT4C实现两个加法器的连接，也同样实现了对芯片布局结构和面积的优化。

在第一方面，本发明实施例提供了一种基于FPGA的优化布局结构的加法器的工艺映射方法，包括：

在所述FPGA的一个逻辑单元LE的一个逻辑区LP中带进位链的四输入查找表LUT4C的两个输入端分别输入第一加法器的进位输入信号；

所述LUT4C对输入的两个所述进位输入信号执行加法逻辑运算后输出和数和第一进位输出信号；

将所述第一进位输出信号连接至第一加法器的进位输入端。

优选的，所述方法还包括：

将第二加法器输出的第二进位输出信号连接至所述LUT4C的进位输入端，使所述第二加法器和第一加法器通过所述LUT4C形成级联，用以所述第一加法器和第二加法器共用同一个LE的资源。

优选的，一个所述LE中包括4个所述LP。

优选的，一个所述LP中包括一个LUT4C。

优选的，所述FPGA具体为CME M系列或CME HR系列FPGA器件。

本发明实施例提供的基于FPGA的优化布局结构的加法器的工艺映射方法，利用一个LUT4C产生最低位的进位输入信号ci，使得进位链的起始位置不再受FPGA架构上的限制，而是可以位于LE的任意一个进位单元，由此实现了对芯片布局结构的优化。

附图说明