[发明专利]存储器读取方法以及数字存储器装置有效

专利信息
申请号: 201410565969.3 申请日: 2014-10-22
公开(公告)号: CN105590648B 公开(公告)日: 2019-11-01
发明(设计)人: 欧伦·麦克;安尼尔·古普特 申请(专利权)人: 华邦电子股份有限公司
主分类号: G11C16/26 分类号: G11C16/26
代理公司: 北京三友知识产权代理有限公司 11127 代理人: 汤在彦
地址: 中国台*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 存储器 读取 方法 以及 数字 装置
【说明书】:

发明提供一种存储器读取方法以及数字存储器装置,该方法包括接收页面数据读取指令,以选定数字存储器装置的页面;回应接收页面数据读取指令,设定第一状态位及第二状态位为忙碌状态,自选定的页面载入数据至数字存储器装置的页面缓冲器,页面缓冲器至少分割为第一部份以及第二部份,对页面缓冲器的第一部份的数据执行一第一错误更正程序而建立一第一错误更正数据;当完成第一错误更正程序时,重置第一状态位为不忙碌状态;回应接收页面数据读取指令,对页面缓冲器的第二部份的数据执行一第二错误更正程序而建立一第二错误更正数据;当完成第二错误更正程序时,重置第二状态位为不忙碌状态。本发明可以提高存储器装置的读取效能。

技术领域

本发明是有关于数字存储器装置及其操作,特别是有关于具有增强效能的缓冲读取能力的NAND快闪式存储器及其操作。

背景技术

NAND快闪式存储器(NAND flash memory)为目前流行的数据存储设备,单层式(single level cell,SLC)NAND快闪式存储器在容量为512Mb及其以上的成本对密度的优势,最主要在于使用单层式NAND快闪式技术所造成的较小的存储器单元尺寸。

NAND快闪式存储器在数据存储之外的其他应用上也变得越来越流行,包括编码映射(code shadowing)。尽管普遍使用的单层式NAND快闪式存储器具有架构,效能以及损坏区域限制使其难以支援适合串列异或门快闪式存储器的高速编码映射的应用,各种技术已被开发出来使得NAND快闪式存储器能够适合这些应用。此外,NAND快闪式存储器已经开发出具有串列接口相容性以及与串列异或门快闪式存储器的指令高度相容性。不幸的是,一些指令在NAND快闪式存储器架构上,执行速度相当慢。

发明内容

本发明提供一种存储器读取方法及数字存储装置,以增强存储器的读取效能。

本发明的一实施例为一种存储器读取方法,适用于操作一数字存储器装置读取存储于上述数字存储器装置的一页面的一数据而传送至一数据汇流排,包括:接收一页面数据读取指令,该页面数据读取指令指定上述数字存储器装置的上述页面;回应接收上述页面数据读取指令的步骤,设定一第一状态位以及一第二状态位为一忙碌状态;回应接收上述页面数据读取指令的步骤,自指定的上述页面载入上述数据至上述数字存储器装置的一页面缓冲器,上述页面缓冲器至少分割为一第一部份以及一第二部份;回应接收上述页面数据读取指令的步骤,对上述页面缓冲器的上述第一部份的数据执行一第一错误更正程序而建立一第一错误更正数据;当完成上述第一错误更正程序时,则重置上述第一状态位为一不忙碌状态;对上述页面缓冲器的一第二部份的数据执行一第二错误更正程序而建立一第二错误更正数据;以及当完成上述第二错误更正程序时,则重置上述第二状态位为上述不忙碌状态。

本发明的另一实施例为一种存储器读取方法,适用于操作一数字存储器装置读取存储于上述数字存储器装置的一页面的一数据,包括:接收一页面数据读取指令,上述页面数据读取指令选定上述数字存储器装置的上述页面;自选定的上述页面的上述数据载入至上述数字存储器装置的一页面缓冲器,上述页面缓冲器至少被分割为一第一部份以及一第二部份;回应接收上述页面数据读取指令,对上述页面缓冲器的上述第一部份的数据执行一第一错误更正程序而建立一第一错误更正数据;接收一缓冲器读取指令;回应接收上述缓冲器读取指令,自上述页面缓冲器的上述第一部份输出上述第一错误更正数据至一数据汇流排;以及与上述输出上述第一错误更正数据的步骤相重叠的时间,对上述页面缓冲器的一第二部份的数据执行一第二错误更正程序而建立一第二错误更正数据。

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