[发明专利]多电压域的输入/输出缓冲器

说明书

技术领域

本发明涉及电子信息技术领域，更具体地说，涉及多电压域的输入/输出缓冲器。

背景技术

当使用MOS作为输入/输出缓冲器的基本器件时，若所述输入/输出缓冲器的工作电压与所述MOS的耐压值不一致，则会存在下述问题：

其一，低耐压值的MOS在高压情况下应用时会发生过压击穿。虽然将多个低耐压值的MOS进行叠加后可增强其抗压能力，但势必会造成所述输入/输出缓冲器面积过大，同时会使所述输入/输出缓冲器中的ESD(Electro-Static discharge，静电泄放)设计过于复杂；

其二，MOS的耐压值越高，阈值电压就越高，而阈值电压越高的MOS在低压情况下应用时，其过驱动电压随PVT(process-voltage-temperature，工艺-电压-温度)变化而产生的变化范围就越大，容易超出允许的变化范围而直接影响到所述输入/输出缓冲器的性能；并且，对于所述MOS中的PMOS和NMOS而言，当两者的过驱动电压受PVT影响而变化方向不一致甚至完全相反时，则上述影响会更加恶劣。

因此，如何在避免上述负面影响的前提下，实现输入/输出缓冲器的多电压域设计(即能够兼容多种工作电压的设计)，成为本领域技术人员亟待解决的问题。

发明内容

有鉴于此，本发明提供一种多电压域的输入/输出缓冲器，以在不增加输入/输出缓冲器的面积和ESD设计难度、并改善所述输入/输出缓冲器的性能的前提下，实现所述输入/输出缓冲器的多电压域设计。

一种多电压域的输入/输出缓冲器，包括预驱动级和驱动级，其中，所述驱动级包括PMOS和NMOS这两个MOS，所述PMOS的漏极接所述NMOS的漏极，所述PMOS的源极接工作电源，所述NMOS的源极接地，所述PMOS和所述NMOS的栅极均接所述预驱动级的输出端，此外还包括：

与所述预驱动级的正电源输入端相连的第一供电源；

与所述预驱动级的负电源输入端相连的第二供电源；

以及分别与所述工作电源、所述第一供电源和所述第二供电源相连的电压域识别电路，用于根据所述工作电源的输出电压确定所述第一供电源和所述第二供电源的输出电压；

其中，所述输入/输出缓冲器中的MOS均为耐压值等于所述输入/输出缓冲器的最高电压域的正电压的MOS；所述第一供电源的输出电压＝(所述工作电源的输出电压+所述最高电压域的正电压)/2；所述第二供电源的输出电压＝所述第一供电源的输出电压－所述最高电压域的正电压。

其中，当所述输入/输出缓冲器中的MOS均为耐压值等于3.3V的MOS时，所述输入/输出缓冲器的兼容电压域包括3.3V电压域、2.5V电压域、1.8V电压域和1.2V电压域。

其中，当所述输入/输出缓冲器中的MOS均为耐压值等于2.5V的MOS时，所述输入/输出缓冲器的兼容电压域包括2.5V电压域、1.8V电压域和1.2V电压域。

其中，当所述输入/输出缓冲器中的MOS均为耐压值等于1.8V的MOS时，所述输入/输出缓冲器的兼容电压域包括1.8V电压域和1.2V电压域。

其中，所述第一供电源为线性稳压器。

其中，所述第二供电源为负压电荷泵。

从上述的技术方案可以看出，本发明以耐压值等于输入/输出缓冲器的最高电压域的正电压的MOS作为构建所述输入/输出缓冲器中的预驱动级和驱动级的基本器件，从而，避免了MOS在高压应用时发生过压击穿，解决了因叠加MOS造成的输入/输出缓冲器的面积过大、ESD设计过于复杂的问题；同时，本发明根据所述输入/输出缓冲器的工作电压实时调整所述预驱动级的输出电压，以增大低压应用下的所述驱动级中的PMOS和NMOS的栅源电压的绝对值，从而，使所述PMOS和所述NMOS的过驱动电压随PVT变化而产生的变化范围明显减小，改善了所述输入/输出缓冲器的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例公开的多电压域的输入/输出缓冲器结构示意图。

具体实施方式

为了引用和清楚起见，下文中使用的技术名词、简写或缩写总结如下：