[发明专利]基于FPGA的多路抽取复用滤波器的方法及装置

说明书

本发明提供了一种基于FPGA的多路抽取复用滤波器的方法，该方法包括：根据数据采样率和抽取滤波器的抽取倍数，获得各相滤波器的时延；根据抽取滤波器系数的对称性，对所述抽取滤波器的公式进行变换；根据变换后的抽取滤波器公式及各相滤波器的时延，得到优化后的多路抽取滤波器。本发明还提供了一种基于FPGA的多路抽取复用滤波器的装置，该装置包括时延获取模块、变换模块及优化模块。本发明通过抽取滤波器各相系数的对称性对抽取滤波器的公式进行修改，从而使得修改后的抽取滤波器采用预加的方法，节省了乘法器资源，且该滤波器包括时延单元，则不需要储存，减少了储存单元的使用。

技术领域

本发明涉及无线通信技术领域，具体涉及基于FPGA的多路抽取复用滤波器的方法及装置。

背景技术

数字下变频技术(Digital Down Converter-DDC)是无线通信系统的重要组成部分，也是计算量最大的部分之一，由积分梳状滤波器(Cascade Integrator Comb，简称CIC)、有限脉冲响应(Finite Impulse Responce，简称FIR)等数字滤波器组成。抽取滤波器是数字滤波器中广泛使用的一种有效线性滤波器。由于抽取滤波器的输入和输出数据速率具有线性的倍数关系，这样抽取滤波器就具有了多数率信号处理的特性，是实现数字通信系统中接收机数字下变频的重要技术。

在数字抽取时，为了防止数据混叠，需要在抽取前加入抽取滤波器。抽取滤波器是基于FIR滤波器实现的，滤波器的输入为X(n)，滤波器的输出为Y(n)，滤波器阶数为2M，则抽取滤波器的计算公式为：

如图1所示，为当前多路FIR滤波器的框图。其中，滤波器的多路输入输出是交织的，即输入为X0(n),X1(n)……，X0(n+1),X1(n+1)……；输出也是一致的。L为同时计算的路数，若同时计算8路(需要计算时钟为采样时钟的8倍)，输入为X0(n),X1(n)，……，X7(n)，X0(n+1),X1(n+1)，……，X7(n+1)，……；框图中的L＝8。但多路FIR滤波器并没有考虑抽取的特点，抽取滤波器不是所有点都要进行滤波器计算，只要进行需要抽取点的计算即可。这种直接多路FIR滤波器的结构有冗余的计算。

多相滤波器为滤波器常用的一种方式，多相滤波过程是，按照相位均匀划分把数字滤波器的系统函数H(z)分解成若干个具有不同相位的组，形成多个分支，在每个分支上实现滤波。设抽取滤波器阶数为2M(滤波器系数对称)，抽取的倍数为N(N≥2，M为N的整数倍)。对于抽取滤波器，滤波后抽取，只计算需要抽取的数据，即每N个数字计算一次，采用多相滤波器的设计方法，滤波器公式修改为：

将每一相展开为：

…

Y(n)＝Y₀(n)+Y₁(n)+…+Y_N-1(n)

其中：

coef₀(i)＝{coef(N-1),coef(2N-1),…,coef(2M-1)}

coef₁(i)＝{coef(N-2),coef(2N-2),…,coef(2M-2)}

…

coef_N-1(i)＝{coef(0),coef(0+N),…,coef(2M-N)}

由于滤波器的系数是对称的，即

coef(0)＝coef(2M-1)