[发明专利]低功耗WOLA滤波器组及其综合阶段电路

权利要求书

1.一种WOLA滤波器组的综合阶段电路，其特征在于，该综合电路包括：IFFT处理模块、IFFT运算结果存储模块、综合窗系数获取模块、历史数据存储模块、乘-加运算模块和综合电路控制模块，其中：

IFFT处理模块，用于对K点序列Y_k(m)进行离散傅立叶逆变换，获得K点数据序列X'_K(m)，并输出至IFFT运算结果存储模块；

IFFT运算结果存储模块，与所述IFFT处理模块相连接，用于保存所述K点数据序列X'_K(m)；

综合窗系数获取模块，用于获取与所述K点数据序列X'_K(m)对应的窗系数，该综合窗系数获取模块深度为L_S，被分为s组，每组有K个数据，其中，s为大于等于1的整数；

历史数据存储模块，用于存储历史运算结果，其深度为L_S，被分为s组，每组有K个数据，并同址写回所述乘-加运算模块的运算结果；

乘-加运算模块，与所述IFFT运算结果存储模块和所述综合窗系数获取模块相连接，并与所述历史数据存储模块双向连接，用于将从所述IFFT运算结果存储模块获取的X'_K(m)中的第j个数据，与从所述综合窗系数获取模块中获取的各组中的第j个系数相乘，然后与从所述历史数据存储模块中读取的相应组中的第j个历史数据相加；并将乘-加运算的结果按照原址返回所述历史数据存储模块；

输出缓冲模块，与所述历史数据存储模块相连接，用于将从所述历史数据存储模块中读出的最旧的R个数据进行缓存，并按照预设时间输出。

2.根据权利要求1所述的综合阶段电路，其特征在于，

所述IFFT运算结果存储模块采用折叠结构，存储深度减半而数据字长加倍，每次读操作完成两个数据，即第2*i个数据和第2*i+1个数据的读出；

所述综合窗系数获取模块采用折叠结构，每次读操作完成两个窗系数的读出，即同时获取各组中的第2*i个和第2*i+1个窗系数。

3.根据权利要求1或2所述的综合阶段电路，其特征在于，该综合阶段电路还包括：综合电路第一寄存器，

所述综合电路第一寄存器，与所述IFFT运算结果存储模块相连接，用于暂存地址为偶数的数据；

所述IFFT运算结果存储模块，其输入端的高W位和低W位分别与所述综合电路第一寄存器和所述IFFT处理模块相连接，用于从所述综合电路第一寄存器中获取地址为偶数的数据，从所述IFFT处理模块获取地址为奇数的数据，在同一拍将所述两个数据写入同一地址单元，所述两个数据分别位于所述同一地址单元的高W位和低W位。

4.根据权利要求2所述的综合阶段电路，其特征在于，该综合阶段电路的乘-加运算模块包含第一乘-加单元和第二乘-加单元，这两个乘-加单元与所述IFFT运算结果存储模块和所述综合窗系数获取模块相连接，并与所述历史数据存储模块双向连接；

其中，第一乘-加单元用于将从所述IFFT运算结果存储模块获取的X'_K(m)中的第2*i个数据，与从所述综合窗系数获取模块获取的各组中的第2*i个窗系数相乘，与从所述历史数据存储模块读取的相应组中的第2*i个历史数据相加，并将乘-加运算的结果按照原址返回所述历史数据存储模块，第二乘-加单元用于将从所述IFFT运算结果存储模块获取的X'_K(m)中的第2*i+1个数据，与从所述综合窗系数获取模块获取的各组中的第2*i+1个窗系数相乘，与从所述历史数据存储模块读取的相应组中的第2*i+1个历史数据相加，并将乘-加运算的结果按照原址返回所述历史数据存储模块；

所述IFFT运算结果存储模块，采用折叠结构，存储深度减半而数据字长加倍，用于在同一拍读出两个数据，分别送入第一乘-加单元和第二乘-加单元；

所述综合窗系数获取模块，采用折叠结构，用于在所述同一拍读出对应的两个窗系数，分别送入第一乘-加单元和第二乘-加单元；

所述历史数据存储模块，采用折叠结构，每次读操作完成两组历史数据的读出，获取各组中的第2*i个和第2*i+1个历史数据，分别送至第一乘-加单元和第二乘-加单元。