[发明专利]视频编码运动估计单元硬件电路

说明书

技术领域

本发明属于数字视频编解码技术领域，尤其涉及一种视频编码运动估计单元的整像素运动估计电路。

 

背景技术

HEVC（H.265）是新一代的视频压缩标准，它大幅度提高了编码效率和图像质量，但增加了运算复杂度，运动估计、帧内预测、变换/量化等需要大量运算，尤其是运动估计模块的运算量占整个编码器运算量的70％以上，成为编码速度提高的瓶颈，因此有必要对运动估计单元进行硬件加速。虽然运动估计算法的运算量较大，但是运算过程简单且可并行处理，有利于使用硬件加速，能够极大提高该单元的处理速度。

 基于上述情况先后提出许多运动估计单元的硬件电路，有六边形算法(HBS)的硬件实现、非对称十字型多层次六边形格点搜索算法(UMHexagonS)的硬件实现、全搜索运动估计算法的硬件实现等。这些电路结构能够有效地提高运动估计单元的计算速度，但是其数据吞吐率及电路的复杂度较高，不适合于HEVC的实现。

虽然，非专利文献1：《面向HEVC的高性能运动估计VLSI设计》，陈伟伟，上海交通大学，提出了一种面向HEVC的高性能运动估计电路，但是该电路的PE阵列使用的2D脉动架构，结构复杂且数据吞吐量小。

 

发明内容

为了克服现有技术中的缺陷，本发明所提出了一种视频编码运动估计单元的整像素运动估计电路，采用简化的1D脉冲阵列的电路结构。该电路提高了数据吞吐率，同时相比于之前设计的电路，节省了电路面积降低了功耗。

本发明通过如下技术方案实现：

一种视频编码运动估计单元的整像素运动估计电路包括：控制器、搜索区RAM单元、绝对差值和SAD计算阵列单元、多分割模式PU计算单元和MV代价计算单元；控制器对电路各个组成单元进行控制，以流水的形式对数据进行处理；所述SAD计算阵列单元计算一个完整的LCU单元的所有CU块的最佳运动匹配参数，所述SAD计算阵列单元由32×32个PEA运算单元构成，每个PEA能够计算4个相对应像素的SAD值，每个PEA由4个PE基本单元组成，每个PE计算一个当前像素与对应搜索区像素的差值；所述PE电路为1D结构的电路，其包括搜索区像素数据SRD寄存器、当前的像素数据CMD寄存器和残差绝对值计算器，当时钟脉冲到来时，SRD与CMD在残差绝对值计算器中求绝对值后输出，与此同时SRD传送给相邻的搜索区的SRD寄存器，在时钟的作用下，整个搜索区的数据依次通过SRD寄存器，从而并行地完成整个运动匹配区域的搜索。

所述整像素运动估计电路的工作原理为：流水一级根据所要计算的当前LCU的地址获取当前块的像素值，同时获得搜索区的像素数据存入搜索区RAM单元；流水二级将当前像素值和搜索区像素值依次输出到SAD计算阵列单元，进行SAD的计算；流水的第三级将SAD进行合并计算各种分割模式下的SAD值，同时根据匹配块的向量和预测向量来计算MV的代价值。

所述PU计算单元结构计算当前64×64像素块内所有PU块的最佳匹配运动向量MV 。

根据HEVC协议，编码器的运动估计单元对每个LCU进行率失真优化模式选择时，即要确定每个LCU的一系列的编码参数，包括CU树分割，以及PU的分割，编码器需要遍历所有深度的CU块，每个CU块需要遍历所有可能的PU分割。这造成了运动估计编码的复杂度非常高。为了降低复杂度，本发明将每个CU块及运动估计PU块编码参数计算并行执行。

本发明的有益效果是：本发明为视频压缩整像素精度运动估计模块提供硬件实现的方法。该电路克服了前面所述的电路的缺点，能够提高数据吞吐率，同时相比于之前设计的电路，节省了电路面积降低了功耗。

 

附图说明

图1是本发明的视频编码运动估计单元的整像素运动估计电路结构示意图；

图2是本发明的SAD计算阵列单元结构图；

图3 是本发明的PEA电路结构图；

图4 是本发明的PE的电路结构图。

 

具体实施方式

下面结合附图说明及具体实施方式对本发明进一步说明。