[发明专利]ISO/IEC 14443协议中卡片通讯解调后波形整形电路

说明书

本发明公开了一种ISO/IEC 14443协议中卡片通讯解调后波形整形电路，包括：输入同步逻辑单元，用于将模拟解调的信号在数字逻辑工作时钟域内同步；凹槽宽度计数器，与输入同步逻辑单元的输出端相连接，对所述输入同步逻辑单元输出的同步后的信号进行计数；并实时输出所计算的表示凹槽宽度的时钟个数；整形逻辑单元，根据当前接收信号的波特率设置一个表示凹槽宽度的时钟个数值，当整形逻辑单元内部设置的表示凹槽宽度的时钟个数与所接收的凹槽宽度计数器输出的表示凹槽宽度的时钟个数相匹配时，自动将凹槽信号拉高，产生一个符合ISO/IEC 14443协议要求的凹槽信号。本发明能够大大提高通讯成功率，并且分担模拟解调压力。

技术领域

本发明涉及数字电路领域，特别是涉及一种在ISO/IEC 14443协议中卡片通讯解调后波形整形电路。

背景技术

在非接触卡领域中，模拟对载波的正确解调和数字电路的正确解码往往成为非接触通讯的设计关键，如果在设计中对潜在问题估计不足，将大大降低通讯成功的几率。对于一个数字设计工程师，如何正确处理解调后的波形，是一个需要认真考虑的问题。

模拟解调后的波形，由于在载波通信传输过程中信号的膨胀，往往解调出一个大于ISO/IEC 14443协议范围的凹槽宽度，数字设计对大于协议一定范围内的凹槽宽度可能存在一定的余量，可以正确解码；但是如若凹槽过大，也无法正确解码。这样的问题在高速通讯中尤为明显。

如何最大可能提高高速解码正确率，基本的设计思路是，解调后凹槽变大，但是没有大到会使解调波形出错的情况下，数字电路应该能够正确解码。这就需要对解调后波形经过处理整形，得到一个标准协议的帧模式，送给解码电路。

发明内容

本发明要解决的技术问题是，提供一种ISO/IEC 14443协议中卡片通讯解调后波形整形电路，能够大大提高通讯成功率，并且分担模拟解调压力。

为了解决上述技术问题，本发明的ISO/IEC 14443协议中卡片通讯解调后波形整形电路，包括：

一输入同步逻辑单元，用于将模拟解调的信号在数字逻辑工作时钟域内同步；

一凹槽宽度计数器，与所述输入同步逻辑单元的输出端相连接，对所述输入同步逻辑单元输出的同步后的信号进行计数；并实时输出所计算的表示凹槽宽度的时钟个数；

一整形逻辑单元，分别与所述输入同步逻辑单元和凹槽宽度计数器的输出端相连接，根据当前接收信号的波特率设置一个表示凹槽宽度的时钟个数值，用于产生一个符合ISO/IEC 14443协议要求的凹槽宽度；

当所述整形逻辑单元内部设置的表示凹槽宽度的时钟个数与所接收的所述凹槽宽度计数器输出的表示凹槽宽度的时钟个数相匹配时，自动将凹槽信号拉高(即高电平)，产生一个符合ISO/IEC 14443协议要求的凹槽信号；并将该符合ISO/IEC 14443协议要求的凹槽信号传递给解码单元。

本发明支持大于ISO/IEC 14443协议一定范围内的凹槽宽度。解调后波形通过整形电路后可以得到一个ISO/IEC 14443协议规定范围内的凹槽宽度，传输给解码电路，使其正确解码，提高了数字解码正确几率。

通常模拟解调后的凹槽宽度往往大于ISO/IEC 14443协议范围，造成数字电路无法解调，通过本发明的波形整形电路可以得到一个数字电路能正确处理的凹槽信号，大大提高了通讯成功率，并且分担了模拟解调压力。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是ISO/IEC 14443协议中卡片通讯解调后波形整形电路原理图；

图2是解调输出波形到整形完成数据流传递流程图。

具体实施方式