[发明专利]一种垂直双扩散金属氧化物半导体场效应管及其制作方法在审

专利信息
申请号: 201410514651.2 申请日: 2014-09-29
公开(公告)号: CN105529262A 公开(公告)日: 2016-04-27
发明(设计)人: 孙晓儒;周宏伟;阮孟波 申请(专利权)人: 无锡华润华晶微电子有限公司
主分类号: H01L21/336 分类号: H01L21/336;H01L29/78;H01L29/06;H01L29/36
代理公司: 北京品源专利代理有限公司 11332 代理人: 路凯;胡彬
地址: 214135 江苏省无锡市*** 国省代码: 江苏;32
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摘要:
搜索关键词: 一种 垂直 扩散 金属 氧化物 半导体 场效应 及其 制作方法
【说明书】:

技术领域

发明属于功率半导体器件制造技术领域,涉及一种垂直双扩散金属氧化 物半导体场效应管及其制作方法。

背景技术

垂直双扩散金属氧化物半导体场效应管(VDMOS)因具有开关损耗小、输入 阻抗高、驱动功率小、频率特性好、跨导高度线性等优点,被越来越广泛地应 用在模拟电路和驱动电路中,尤其是高压功率部分。

如图1所示,为传统的VDMOS器件的结构剖面图,包括N型半导体衬底101, 位于衬底101上方的漂移层102,位于漂移层102表面的栅极G,栅极G包括栅 氧化层105及依次位于栅氧化层105上方的多晶硅层106和栅极金属层107,位 于栅极G两侧漂移层102内的P型阱区103,位于P型阱区103内的N型源区 104,位于N型源区104表面的源极金属层108以及位于衬底100背面的漏极金 属层109。传统的VDMOS器件的导通电阻主要是漂移层102的电阻,漂移层102 的耐压能力由其厚度和掺杂浓度决定。为了降低导通电阻,需要减薄VDMOS漂 移层102的厚度,或者提高漂移层102的掺杂浓度,但这会导致VDMOS耐压的 降低。传统的VDMOS的导通电阻随耐压的增长受硅极限的限制,称为“硅限”, 导通电阻随着耐压成2.5次方的关系增加。由此可见,传统VDMOS器件具有导 通电阻高的缺陷。

发明内容

鉴于此,本发明提供了一种垂直双扩散金属氧化物半导体场效应管及其制 作方法,以降低器件的导通电阻。

为实现上述目的,本发明采用如下技术方案:

一方面,本发明实施例提供一种垂直双扩散金属氧化物半导体场效应管的 制作方法,包括如下步骤:

提供第一导电类型衬底;

在所述第一导电类型衬底上方形成第一外延层,所述第一外延层的导电类 型为第一导电类型,所述第一外延层具有第一电阻率;

在所述第一外延层上方形成交替相间的第一导电类型柱区和第二导电类型 柱区,所述第二导电类型柱区位于所述第一导电类型柱区的两侧,所述第一导 电类型柱区具有第二电阻率,所述第二电阻率小于所述第一电阻率;

在所述第一导电类型柱区上方形成第三外延层,所述第三外延层的导电类 型为第一导电类型,所述第三外延层具有第三电阻率,以及在所述第二导电类 型柱区上方形成第二导电类型阱区,所述第二导电类型阱区与所述第二导电类 型柱区相连,所述第三电阻率等于所述第二电阻率;

在所述第三外延层上表面形成栅极区;

在所述第二导电类型阱区内形成第一导电类型源区;

在所述栅极区上方形成栅极金属层,在所述第一导电类型源区上方形成源 极金属层,在所述第一导电类型衬底下方形成漏极金属层。

进一步地,所述第一外延层的厚度为10~30微米,所述第一电阻率为5~ 20欧姆·厘米,所述第一导电类型柱区的厚度为15~40微米,所述第二电阻率 为2~10欧姆·厘米。

进一步地,所述第三外延层的厚度为5~10微米,所述第三外延层的掺杂 离子类型和掺杂浓度与所述第一导电类型柱区相同。

进一步地,所述形成交替相间的第一导电类型柱区和第二导电类型柱区的 方法为多次外延法或深槽外延法。

进一步地,所述第一导电类型为N型,所述第二导电类型为P型;或所述 第一导电类型为P型,所述第二导电类型为N型。

另一方面,本发明实施例提供一种垂直双扩散金属氧化物半导体场效应 管,所述场效应管包括:

第一导电类型衬底;

位于所述第一导电类型衬底下方的漏极金属层;

位于所述第一导电类型衬底上方的第一外延层,所述第一外延层的导电类 型为第一导电类型,所述第一外延层具有第一电阻率,所述第一电阻率为5~20 欧姆·厘米;

位于所述第一外延层上方的交替相间的第一导电类型柱区和第二导电类型 柱区,所述第二导电类型柱区位于所述第一导电类型柱区的两侧,所述第一导 电类型柱区具有第二电阻率,所述第二电阻率小于所述第一电阻率;

位于所述第一导电类型柱区上方的第三外延层,所述第三外延层的导电类 型为第一导电类型,所述第三外延层具有第三电阻率,所述第三电阻率等于所 述第二电阻率,以及位于所述第三外延层表面的栅极区和栅极金属层;

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